• 한국정보통신학회논문지
• /
• 제25권11호
• /
• pp.1596-1602
• /
• 2021

사물인터넷 시스템에서 배터리로 동작하는 사물인터넷 장치는 저전력 소모가 필수이다. 일반적으로 사물인터넷 장치들은 주기적으로 수면 상태에 진입하여 전력 소모를 줄인다. 하지만 비동기 사용자 요구 환경에서는 응답시간을 줄이기 위해 듀티 사이클을 줄여야 하므로 전력 소모 절감 효과가 줄어든다. 본 논문에서는 실내 전등 제어와 같은 비동기 제어가 필요한 환경에서도 장치의 전력 소모 절감 효과를 높일 수 있는 새로운 기법을 제안한다. 제안하는 반복 깨우기(repetitive wake-up) 기법은 스마트폰에서 깨우기 신호를 반복적으로 전송하고 사물인터넷 장치는 듀티 사이클을 최소화함으로써 전력 소모를 줄일 수 있다. 스마트폰 앱과 사물인터넷 장치를 구현하고 실험을 통해 제안하는 반복 깨우기 기법이 기존의 동기적 수면/활동 기법보다 최대 5배 이상 전력 소모를 줄일 수 있음을 보였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
• /
• pp.451-454
• /
• 2007

오늘날 많은 임베디드 시스템이 배터리를 통해 전력을 공급한다. 이처럼 제한적인 배터리 용량 때문에 임베디드 소프트웨어는 개발 시에 전력소비를 고려하여 디자인하여야 한다. 이와 같은 이유로 최근 저전력 디자인과 소프트웨어 소비전력 분석 및 분석에 대한 연구가 두드러지게 진행되고 있다. 측정 기반 전력 소모 분석 기법의 대표적인 부류인 명령어 수준 전력 분석 기법이 CPU와 메모리의 전력 소비만을 고려하는 점을 보안하기 위하여 본 논문에서는 시스템 전체의 소비 전력을 분석하기 위하여 이벤트 방식의 전력 소모 분석 기법을 제안한다. 사용자는 소비전력을 모니터링하고 싶은 코드 구간에 대해 이벤트로 지정하고 해당 이벤트가 발생하는 동안 소비되는 전력을 DAQ 장비로부터 측정한 후 결과를 바탕으로 소프트웨어의 수행시간, 소비전력량, 전력소비 병목현상, 커널 이벤트의 발생 빈도 및 횟수 등을 파악하여 소프트웨어의 성능을 계층적으로 분석할 수 있는 데이터를 제공한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제27권2호
• /
• pp.227-233
• /
• 2000

이 논문은 회로 설계의 상위 단계에서 저 전력 회로 합성을 위한 효율적인 알고리즘을 제시한다. 풀고자하는 문제는, 상위 단계 회로 합성의 두 가지 주요 작업인 스케줄링과 하드웨어 할당 과정에서 최소의 전력 소모를 가지는 데이타 경로를 합성해 내는 것이다 이 문제의 해결 방안으로， 우리는 과거 연구 결과에서 도출된 전력 소모를 줄이기 위한 기존의 요소들을 기초로 하여， 상위 단계 회로 합성에서 최적(optimal)의 전력 소모를 가지는 데이타 경로를 얻기 위한 IP (integer programming) 표현을 유도하였다. 그 다음， 유도된 IP 식을 이용하여 최소 전력 소모의 회로 합성을 위한 스케줄링과 하드웨어 할당 작업을 빠른 시간에 수행하기 위한 단계적 근사치 계산 방법을 고안하였다 실제， 우리는 실험을 통해 제안된 알고리즘이 매우 빠르며, 상위 단계에서의 데이터-경로 합성에서 전력 소모량을 줄이는데 매우 효과적임을 보여준다.

• 정보처리학회논문지A
• /
• 제14A권3호
• /
• pp.147-150
• /
• 2007

본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다.

• 한국전자통신학회논문지
• /
• 제9권9호
• /
• pp.971-976
• /
• 2014

본 논문은 상태 전환 준비 방법을 이용한 저 전력 알고리즘을 제안하였다. 제안한 알고리즘은 태스크를 휴면 상태와 유휴 상태, 동작 상태로 구분하여 상태를 정의 한다. 각각의 상태 전환이 발생될 때 발생되는 지연시간으로 인하여 발생되는 소모 전력을 줄이기 위해 각각의 상태 중간에 준비 상태를 삽입한다. 준비 과정은 상태의 전환에서 발생되는 소모 전력과 지연시간을 고려한다. 지연시간이 긴 경우에는 스케줄링에서의 단계를 초과하여 수행 단계를 증가시키는 문제를 발생시킨다. 수행 단계의 증가는 소모 전력의 증가를 초래한다. 상태 전환에서 지연시간이 가장 긴 휴면 상태에서 동작 상태로 상태가 전환될 때 발생되는 시간지연으로 인하여 발생되는 동작시간의 증가를 줄여 전체 소모 전력을 줄이게 된다. 실험은 저 전력 알고리듬인 참고문헌 [6]과 비교하였다. 실험결과 참고문헌 [6]보다 소모 전력이 감소되어 알고리듬의 효율성이 입증되었다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2017년도 전력전자학술대회
• /
• pp.389-390
• /
• 2017

본 논문은 전압형 HVDC 시스템의 기술 동향에 대하여 설명하고 있다. 전압형 HVDC 시스템은 무효전력소모가 있고, 전류형 HVDC 시스템은 무효전력 소모가 없기 때문에 시스템의 구성과 제어에 많은 차이를 보이고 있다. 본 논문은 이러한 현황을 요약 정리한 논문이다.

• 전자공학회논문지SC
• /
• 제42권6호
• /
• pp.37-48
• /
• 2005

내장형 시스템의 DC-DC 변환기나 배터리의 효율은 시스템을 구성하는 디바이스들의 종류 및 다양한 동작 패턴에 따른 전류의 시간적인 변화에 영향을 받는다. 이러한 특성은 DC-DC 변환기나 배터리의 효율을 분석하기 위해서는 다양한 부하를 가지는 실제 시스템을 구현, 응용프로그램을 수행하고, 배터리와 DC-DC 변환기를 포함한 전원 공급 회로를 연결하여 실제로 전력 소모를 측정할 것을 요구하지만, 이와 같이 실제 시스템을 구현한다는 것은 엄청난 개발 시간과 비용을 요구한다. 본 논문에서는 부하들의 전력 소모를 측정에 의해 얻어 저장하고 전원 공급 회로로부터 실제 시스템의 부하처럼 전력을 소모하도록 에뮬레이션 해줄 수 있는 시스템을 구현하였다. 구현한 부하 에뮬레이터(load emulator)는 측정한 전력 소모 프로파일의 양을 줄이기 위해 패턴 인식 후 압축하는 알고리즘을 사용하며, 저속 대용량 능동부하(active load)와 고속 소용량 능동부하들로 이루어진 비대칭(heterogeneous) 구조로 구현함으로써 전력 소모의 양이 많고 전력 소모가 신속하게 변하는 디지털 시스템의 부하를 에뮬레이션 할 수 있게 해준다. 구현한 부하 에뮬레이터의 성능을 평가하기 위해 하드디스크의 전력 소모를 측정 및 재생하여 비교하며, 부하 에뮬레이터의 응용으로써 부하의 전력 소모 패턴에 따른 DC-DC 변환기의 효율을 검토해 보았다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (1)
• /
• pp.688-690
• /
• 2002

고성능 슈퍼스칼라 프로세서에서는 명령어 수준 병렬성(Instruction Level Parallelism, ILP)의 장애인 명령어간의 종속 관계 중 데이터 종속관계를 극복하기 위해 값 예측기를 이용하여 모험적으로 명령어들을 실행한다. 값 예측 시에 필요한 테이블 참조와 값 예측 실패 시 실행되는 잘못된 명령어의 실행은 프로세서의 부가적인 전력 소모를 요구한다. 본 논문에서는 값 예측기와 Cai-Lim의 전력모델을 슈퍼스칼라 프로세서 사이클 수준 시뮬레이터인 SimpleScalar 3.0 툴셋에 삽입하여 전력 소모량을 측정하고 분석한다.

• 대한전자공학회논문지SD
• /
• 제43권2호
• /
• pp.42-50
• /
• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.

• 대한전자공학회논문지SD
• /
• 제44권2호
• /
• pp.86-94
• /
• 2007

네트워크-온-칩(NoC, network-on-chip) 기술은 SoC (system-on-a-chip) 설계에서 증가되는 온칩 통신의 복잡성을 해결하고 높은 확장성을 제공할 수 있는 기술이다. NoC를 이용한 설계는 많은 수의 IP들과 통신 네트워크들을 사용하기 때문에 동작이 복잡하고 설계 공간이 커서 많은 전력을 소모 한다. 그러나 기존의 분석적인 방법은 NoC응용의 큰 설계 공간 및 동작의 복잡성에 비해 상대적으로 간소화된 모델을 사용하여 현실적인 설계요소를 반영하지 못하거나 복잡한 시뮬레이션에 따른 많은 노력 및 시간 요구로 사용에 많은 제약이 있었다. 따라서 본 논문에서는 현실적이고 정확한 NoC의 전력 소모 분석을 위해 FPGA 프로토타입(prototype)을 개발하고 이에 대한 전력 소모를 분석을 할 수 있는 싸이클별 전력 소모 측정 기법 및 도구를 소개한다. 또한 사례 연구로서 NoC기술을 이용한 JPEG 압축기를 구현하고 이에 대한 전력 소모를 분석하여 그 효용성을 입증한다.