• 대한전자공학회논문지SD
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• 제37권11호
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• pp.105-114
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• 2000

지연 고장을 위한 테스트는 디지털 회로의 속도와 직접도가 크게 향상되면서 필수적인 것으로 생각되고 있다. 그러나, 순차 회로에는 상태 레지스터들이 있기 때문에, 지연 고장을 검출하는 것이 쉽지 않다. 이러한 난점을 해결하기 위해 회로의 단일 고착 고장과 지연 고장을 효율적으로 검출할 수 있는 새로운 테스트 방법과 알고리듬을 개발하였고 이를 적용하기 위한 새로운 구조의 스캔 플립-플롭을 제안한다. ISCAS 89 벤치마크 회로에 대한 실험을 통해 지연 고장 검출률이 기존의 전통적인 스캔 테스트 방법에 비해 현격하게 향상된 것을 알 수 있다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.1-16
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• 1999

본 논문에서는 테스트 생성 과정에서 자주 사용되는 임계의 확장 개념으로 임계-쌍을 정의한다. 그리고 임계의 특성을 나타내는 요소로서 임계성, 임계율, 임계설정율 등을 정의한다. 이 요소들을 이용하여 임계-쌍의 사용이 단일 임계의 사용보다 더 효율적이라는 것을 입증하고, FFR에서의 테스트 패턴 생성 시에 임계값에 대한 평가 회수, 경로선의 탐색 회수 및 생성 시간에서 더 효율적이라는 것을 보여준다. 시뮬레이션을 통해서 ISCAS85 벤치마크 테스트 회로에 대한 실험 결과를 비교 분석한다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.96-102
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• 2002

전류 테스팅은 전류 테스팅은 CMOS 회로의 합선고장을 효과적으로 검출할 수 있는 기법이다. 그러나 합선고장의 복잡도가 O($n^2$)이고, 또한 전류 테스트 방식이 전압 테스트 방식에 비해서 상대적으로 긴 테스트 시간이 필요하기 때문에 두 합선된 노드가 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 무해고장 검출기법이 필요하다. 이러한 무해고장은 보다 정확한 고장 검출율을 위해서 ATPG 툴을 이용하여 검출될 수 있어야 한다. 본 논문에서는 효율적인 전류 테스트를 위한 객체 기반의 무해고장 검출기법을 제안한다. ISCAS 벤치마크 회로에 대한 실험을 통해서 제안된 기법이 기존의 다른 방식보다 더 효과적임을 보여주었다.

• 한국통신학회논문지
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• 제39B권1호
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• pp.1-7
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• 2014

본 논문은 멀티 코어 SoC의 전체 테스트 시간 감축을 위한 효율적인 테스트 wrapper 설계 방법을 제안한다. 제안된 알고리즘은 잘 알려진 Combine 알고리즘을 사용하여 멀티코어 SoC의 각 코어에 대해 초기 local wrapper해 집합을 구성하고 가장 긴 테스트 시간을 소모하는 코어를 dominant 코어로 선택한다. Dominant 코어의 테스트 시간을 기준으로 다른 코어들에 대해 wrapper 특성인 TAM 와이어 수와 테스트 시간을 조정한다. Design space exploration을 위해 일부 코어들의 TAM 와이어 수를 줄이고 테스트 시간을 증가시킨다. 변경된 wrapper 특성을 기존 local wrapper 해 집합에 추가한다. 코어들의 기존 local wrapper 해 집합이 global wrapper 해 집합으로 확장되어 스케줄러에 의한 멀티코어 SoC의 전체 테스트 시간이 감소한다. 제안된 wrapper의 효과는 ITC'02 벤치마크 회로에 대해 $B^*$-트리 기반의 테스트 스케줄러를 사용하여 검증된다. 실험 결과 기존의 wrapper를 사용하는 경우에 비해 테스트 시간이 평균 4.7% 감소한다.

• 한국콘텐츠학회논문지
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• 제5권4호
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• pp.188-196
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• 2005

본 논문에서는 테스트 시간과 전력소모를 감축할 수 있는 새로운 테스트 데이터 압축 및 저전력 스캔 테스트 방법을 제안하였다. 제안된 방법은 수정된 스캔 셀 재배열과 하이브리드 적응적 부호화 방법을 사용하여 scan-in전력과 테스트 데이터 량을 줄였으며 하이브리드 테스트 데이터 압축방법은 Golomb Code와 런길이(run-length) 코드를 테스트 데이터내의 런(run) 길이에 따라서 적응적으로 적용하는 방법이다. 또한 scan-in 전력소모를 최소화하기 위해서 스캔 벡터내의 열 해밍거리를 이용하였다. ISCAS89 벤치마크 회로에 적용하여 실험한 결과, 모든 경우에 있어서 테스트 데이터 및 전력소모를 효율적으로 감소시켰으며 압축률은 17%-26%, 평균 전력소모는 8%-22%, 최고전력소모는 13%-60% 정도의 향상률을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.52-54
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• 2005

Beowulf 타입의 리눅스 클러스터 시스템의 핵심노드인 계산노드는 일반적으로 범용 엔트리급 서버 및 PC 등을 이용하여 구성되며, 이 계산노드의 성능은 전체 클러스터의 계산 성능을 결정하는 가장 중요한 요소 중의 하나이다. 이에 본 논문에서는 현재 시중에서 유통 중인 대표적인 로엔드 플랫폼-Xeon, P-IV, Opteron, Athlon64-들을 대상으로 HPL, NPB, stream등 고성능 컴퓨팅 분야에서 널리 쓰이는 벤치마킹 테스트 도구를 사용하여 개별 노드의 성능을 측정하여 비교 분석하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.292-301
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.32-40
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• 2009

한 제품을 만들어 시장에 내놓는 데 걸리는 시간이 짧아짐에 따라 고속 고장 진단의 필요성이 커지고 있다. 본 논문에서는 고속 고장 진단을 위하여 정렬된 고장 후보 목록과 정렬된 테스트 패턴을 사용하여 고장 점수를 기준으로 고장 탈락을 시키는 방법을 제안한다. 제안하는 고장 탈락 방법은 고장 시뮬레이션과 매칭 알고리듬을 기반으로 하는 모든 고장 진단에 적용할 수 있다. 완전 주사 ISCAS 89 벤치마크 회로를 이용한 실험 결과는 정렬된 고장 후보 목록 및 정렬된 테스트 패턴을 적용한 고장 탈락 방법의 효율성을 보여준다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.692-701
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• 2003

본 논문에서는 저 전력소모와 높은 테스트용이성을 동시에 고려하기 위한 새로운 게이트 레벨 논리변환 방법을 제안한다. 주출력에서 관측될 확률이 낮은 CFF(Compact Fanout Free)를 찾아내고, 해당 CFF가 모든 주출력에서 관측불가능한 조건에서는 리던던트 연결을 첨가하여 내부에서 발생하는 스위칭 동작을 제거한다. 일반적으로 논리 변환된 회로의 테스트 용이성은 떨어지는 경향이 있다. 그러나 제안된 방법에서 첨가된 리던던트 연결은 테스트 모드에서 테스트 포인트로 동작하며 CFF의 제어도와 관측도를 동시에 향상시키게 된다. 따라서 논리 변환된 회로는 정상 모드에서는 전력 손실이 매우 낮으며, 테스트 모드에서는 높은 테스트용이성을 갖는다. 제안하는 논리 변환 방법의 효율성을 보이기 위하여 MCNC 벤치마크 테스트 회로에 대하여 실험을 수행하였다. 실험 결과로부터 변환된 회로의 전력소모는 최대 13%정도 감소하며, 고장 검출율은 오히려 증가함을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.45-51
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• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.