• 건축사
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• 통권572호
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• pp.118-121
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• 2016

저번 회에서는 Barclays Center의 그린루프의 디자인 과정을 개략적으로 살펴보았습니다. 소음 저감의 목적으로 인하여 도출되었던 두 가지의 변수(새로운 루프의 중량과 두 겹의 루프사이에 위치하는 빈 공간)및 기존의 바클레이 센터가 가지고 있는 물리적인 특성(파라펫 및 기존 루프의 형상)을 고려하여 design surface를 설정하였고, 중량에 대한 조건 및 주변의 고층 주거빌딩들로 인해 일반적인 루프와는 다른 미적인 특이성을 고려하여 그린 루프라는 큰 방향을 제시하고, 양방향 곡면의 특성을 가지는 루프의 지오메트리와 시공 상의 복잡함과 공기의 단축을 위해 모듈로 이루어진 시스템을 제안하게 되었습니다. 이번 회에서는 루프의 디자인을 진행함에 있어서 어떠한 제약 조건이 있었으며 그러한 제약 조건들이 최종적인 루프 디자인 및 패턴에 어떠한 영향을 미쳤는지, 그리고 이러한 과정에서 파라메트릭 툴이 어떻게 사용되었는지에 대해 자세히 살펴보도록 하겠습니다. 이어서 다음 회에서는 디자인 측면에서가 아닌 pre-construction의 측면에서 시공상의 시행착오를 줄이고 공기를 단축하기 위한 목적으로 파라메트릭 툴의 사용하여 시뮬레이션을 했던 과정에 대해 자세히 알아보도록 하겠습니다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.73-81
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• 2012

이 논문에서는 기존의 위상고정루프에 아날로그 회로 부대역 선택 루프를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 위상고정이 안된 상태 에서는 아날로그 부대역 선택 루프를 통해 빠르게 위상고정 상태에 근접하고, 위상고정이 된 상태에서는 위상 잡음 제거에 유리한 미세 루프로 동작한다. 주파수 전압 변환기를 도입하여 안정성을 증가시키고 잡음도 더 제거 하였다. 제안한 위상 고정 루프는 $0.18{\mu}m$ CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다.

• 한국정보통신학회논문지
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• 제13권11호
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• pp.2378-2384
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• 2009

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다.

• 한국정보전자통신기술학회논문지
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• 제13권2호
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• pp.123-128
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• 2020

본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다. 이는 루프필터 출력 전압을 하강하게 하여 위상고정루프 출력 주파수가 하강하게 된다. 추가된 부궤환 루프는 제안한 위상고정루프의 위상잡음 특성을 더욱 더 좋게 한다. 주파수 변화 감지 회로에 사용된 커패시터 크기는 영점을 결정하는 루프 필터 커패시터 크기와 비교하여도 아주 작은 크기이어서 칩 크기에 영향을 미치지 않는다. 제안된 저잡음 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 273fs 지터와 1.5㎲ 위상고정시간을 보여주었다.

• 한국정보전자통신기술학회논문지
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• 제14권6호
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• pp.479-486
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• 2021

본 논문에서는 신호감지회로(Signal Sensing Circuit : SSC)를 추가하여 2개의 루프로 구성된 단일 커패시터 루프필터를 가진 극소형 위상고정루프(Phase Locked Loop : PLL)를 제안하였다. 위상고정루프 크기를 극단적으로 줄이기 위하여 가장 많은 면적을 차지하는 수동소자 루프필터를 극소형 단일 커패시터(2pF)로 설계하였다. 신호감지회로가 포함된 내부 부궤환 루프 출력이 외부 부궤환 루프의 단일 커패시터 루프필터 출력에 부궤환 역할을 하여 제안한 극소형 위상고정루프가 안정적으로 동작하도록 설계하였다. 위상고정루프 출력 신호 변화를 감지하는 신호 감지 회로는 루프필터의 커패시턴스 전하량을 조절하여 위상고정루프 출력 주파수의 초과 위상변이를 줄였다. 제안된 구조는 기존 구조에 비해 1/78 정도의 작은 커패시터를 가짐에도 불구하고 지터 크기는 10% 정도 차이가 난다. 본 논문의 위상고정루프는 1.8V 180nm 공정을 사용하였고, Spice를 통해 안정하게 동작하는 시뮬레이션 결과를 보여주었다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.811-818
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• 2016

추가적인 부궤환 루프를 가지는 연속 미세 조절 위상 고정루프를 소개하였다. 위상고정루프가 위상이 고정되지 않았을 때 위상고정루프는 연속적인 밴드 선택 루프를 통하여 빠르게 위상을 고정시키는 특성을 가지고 있다. 위상고정루프가 고정 상태에 다다랐을 때 밴드 폭은 미세한 루프를 통해서 좁아진다. 추가적인 부궤환 루프는 안정성과 위상여유 성능을 향상시킨다. 0.18um CMOS 공정으로 제작한 위상고정루프의 결과 측정은 위상 잡음이 742.8MHz 캐리어 주파수로부터 2MHz 오프셋 주파수에서 -109.6dBc/Hz을 보여준다.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2326-2332
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• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 기존의 위상고정루프에 2차 루프필터 대신 스위치 제어 루프필터를 사용하였다. 스위치는 전압제어발진기위의 고속의 출력 신호에 의해 제어된다. 총 3개의 스위치는 UP/DN 신호를 통하여 제어되고, UP/DN 신호에 따라 스위치가 'on/off'를 반복한다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능하다. 제안된 위상고정루프의 이산 루프 필터에 사용된 커패시터 값은 총 180pF로 아주 작은 크기임에도 불구하고 안정적으로 동작한다. 제안된 위상고정루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.

• 전자공학회논문지
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• 제54권2호
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• pp.133-138
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• 한국정보전자통신기술학회논문지
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• 제12권1호
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• pp.1-6
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• 2019

본 논문에서는 복수개의 부궤환 루프를 도입하여 칩 크기를 획기적으로 줄이면서 잡음 특성을 유지할 수 있는 위상고정루프를 제안하였다. 칩 면적을 최소화하는 것이 주목표이므로 하나의 작은 크기의 커패시터로 구성된 1차 루프필터와 복수개의 FVC를 사용하여 위상고정루프를 설계하였다. 전압제어 발진기에 연결된 복수개의 주파수-전압 변환 회로(frequency voltage converter : FVC)는 위상고정루프 내부에 복수개의 부궤환 루프를 만든다. 제안된 위상고정루프에서는 복수개의 부궤환 루프가 크기가 아주 작은 하나의 커패시터로만 구성된 루프필터를 가진 위상고정루프를 안정하게 동작하도록 해준다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 1.6ps 지터와 $10{\mu}s$ 위상고장시간을 보여주었다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.89-94
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• 2022

본 논문에서 주파수변동전환회로(FFCC : Frequency Fluctuation Converting Circuit)를 가진 이산시간 루프 필터(DLF) 위상고정루프(Phase Locked Loop: PLL)를 제안하였다. 이산시간 루프 필터는 기존의 연속 시간 루프 필터와 달리 전하펌프와 전압발진기가 이산적으로 연결하여 스퍼 특성을 개선할 수 있다. 제안된 위상고정루프의 주파수변동 전환회로가 포함된 내부 부궤환 루프는 이산 시간 루프 필터의 외부 부궤환 루프를 안정하게 동작하도록 해준다. 부궤환 루프 역할을 하는 주파수변동전환회로를 통해 루프 필터 출력 전압 변위 크기를 줄여 잡음특성을 더욱 개선하였다. 그리하여 기존 구조보다 지터 크기를 1/3으로 줄였다. 제안된 위상고정루프는 1.8V 180nm CMOS 공정을 이용하여 Hspice로 시뮬레이션하였다.