• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2004년도 춘계학술대회
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• pp.1880-1884
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• 2004

To analyze the fluid flow and thermal characteristics in a nanoscale system, the planar Poiseuille flow of a Lennar-Jones liquid through parallel plates formed by fixed atoms is studied using nonequilibrium molecular dynamics simulations. The role of important simulation parameters such as the channel width, the magnitude of external field, the temperatures of the top and bottom plates, and the interaction potential parameter between fluid and wall atoms, which affect flow patterns and heat transfer rate inside the channel, are investigated. Under the various simulation conditions, interesting phenomena deviated from the continuum predictions have found.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.5-12
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• 2005

본 논문에서는 결합된 슈뢰딩거-푸아송 방정식과 전류연속방정식을 셀프-컨시스턴트하게 계산함으로써, 나노-스케일 center-channel (CC) double-gate (DG) MOSFET 디바이스의 전기적 특성 및 구조해석에 관한 연구를 시행하였다. 10-80 nm 게이트 길이의 조건에서 수행한 CC-NMOS의 시뮬레이션 결과를 DG-NMOS 구조에서 시행한 시뮬레이션 결과와의 비교를 통하여 CC-NMOS 구조에서 나타나는 CC 동작특성 메커니즘과, 이로 인한 전류 및 G$_{m}$의 상승을 확인하였다. 문턱 전압 이하 기울기, 문턱 전압 롤-오프, 드레인 유기 장벽 감소의 파라미터를 통하여 단채널 효과를 최소화하기 위한 디바이스 최적화를 수행하였다. 본 나노-스케일 전계 효과 트랜지스터를 위한 2차원 양자역학적 수치해석의 관한 연구를 통하여, CC-NMOS를 포함한 DG-MOSFET 구조가 40나노미터급 이하 MOSFET 소자의 물리적 한계를 극복하기 위한 이상적인 구조이며, 이와 같은 나노-스케일 소자의 해석에 있어서 양자역학적 모델링 및 시뮬레이션이 필수적임을 알 수 있었다.

• 기계저널
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• 제57권10호
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• pp.38-42
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• 2017

이 글에서는 나노 스케일의 채널이 갖는 특성으로부터 기인하는 이온 및 물질의 전달현상을 이해하기 위한 수치 해석적 연구를 소개하고자 한다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.23-30
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• 2006

본 연구에서는 나노 스케일 MuGFET(Mutiple-Gate FETs)의 단채널 효과와 corner effect를 3차원 시뮬레이션을 통하여 분석하였다. 문턱전압 모델을 이용하여 게이트 숫자(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4)를 구하였으며 추출된 게이트 숫자를 이용하여 각각의 소자 구조에 맞는 natural length($\lambda$)값을 얻을 수 있었다. Natural length를 통하여 MuGFET의 단채널 효과를 피할 수 있는 최적의 소자 구조(실리콘 두께, 게이트 산화막의 두께 등)를 제시 하였다. 이러한 corner effect를 억제하기 위해서는 채널 불순물의 농도를 낮게 하고, 게이트 산화막의 두께를 얇게 하며, 코너 부분을 약 17%이상 라운딩을 해야 한다는 것을 알 수 있었다.

• 대한기계학회논문집B
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• 제41권6호
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• pp.429-434
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• 2017

분자-연속체 하이브리드 기법은 연속체 유체역학으로 예측하기 어려운 마이크로/나노 스케일 유동에 대해 개발되고 발전해 왔다. 분자동역학은 고체표면 주변 영역에서 사용되고, 나머지 영역에서는 나비아스톡스 방정식이 사용된다. 본 연구에서는 나노채널에서 고체-액체 상호작용과 표면 거칠기의 영향을 연구하기 위해 분자-연속체 하이브리드 기법을 이용하여 쿠에트 유동을 해석하였다. 우리는 고체-액체 상호작용 힘인 표면 에너지와 표면 거칠기가 유동의 표면 경계조건에 영향을 주는 것을 발견하였다. 표면 에너지가 낮을 때에는 유동이 고체 표면에서 미끄러짐이 발생하였고, 표면 에너지가 증가함에 따라 미끄러짐의 크기가 감소하였다. 표면 에너지가 높을 때에는 로킹(locking) 경계조건이 형성되었다. 또한 표면 거칠기는 유동이 고체 표면에서 미끄러지는 것을 방해하여 로킹 경계조건이 잘 형성되도록 영향을 주었다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1885-1890
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• 2013

본 연구에서는 극저온에서 다중 게이트 구조인 나노스케일 p-채널 무접합(junctionless) 과 축적모드(accumulation mode) 다중 게이트 FET의 전기적 특성을 분석하였다. 헬륨을 사용하는 극저온 프로브 스테이션을 사용하여 소자를 측정하였다. 극저온과 낮은 드레인 전압에서 무접합 트랜지스터의 드레인 전류의 진동 현상이 축적모드 보다 심한 것을 알 수 있었다. 이는 무접합 트랜지스터에서는 채널이 실리콘 박막의 가운데 형성되므로 전기적 채널 폭이 축적모드 트랜지스터 보다 작기 때문이다. 온도가 증가할수록 드레인 전류가 증가하며 최대 전달 컨덕턴스도 증가하는 것을 알 수 있었다. 이는 온도가 증가할수록 문턱전압이 감소하며 이동도가 증가하는 데서 기인된 것을 알 수 있었다. 소자의 크기가 나노미터 레벨로 축소되면 양자현상에 의한 드레인 전류 진동이 상온에도 일어날 수 있다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.1-7
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• 2008

본 연구에서는 양자 현상을 고려한 나노미터 MuGFET의 C-V 특성을 분석하기 위하여 2차원 Poisson-$Schr{\ddot{o}}dinger$ 방정식을 self-consisnt하게 풀 수 있는 시뮬레이터를 구현하였다. 소자 시뮬레이터를 이용하여 양자 현상으로 인한 소자크기와 게이트 구조에 따른 게이트-채널 커패시턴스 특성을 분석하였다. 소자의 크기가 감소할수록 단위 면적당 게이트-채널 커패시턴스는 증가하였다. 그리고 게이트 구조가 다른 소자에서는 게이트-채널 커패시턴스가 유효게이트 수가 증가할수록 감소하였다. 이런 결과를 실리콘 표면의 전자농도 분포와 인버전 커패시턴스로 설명하였다 또한 인버전 커패시턴스로부터 소자의 크기 및 게이트 구조에 따른 inversion-layer centroid 길이도 계산하였다.

• 멤브레인
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• 제26권6호
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• pp.421-431
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• 2016

최근 들어 정렬구조의 나노구조체를 이용한 분리막 응용기술이 큰 관심을 받고 있다. 나노구조체 분리막은 낮은 흐름저항을 통해 높은 투습성을 유지하면서도 매우 균일한 기공크기 특성으로 인해 높은 분리선택비를 가질 수 있다는 장점을 지닌다. 특히 콜로이드 입자의 자기조립체인 오팔상 및 그 역구조인 역오팔상 구조체를 이용한 분리막 기술이 각광을 받고 있는데, 기공크기를 자유롭게 제어하면서도 내부에 다양한 기능기의 도입이 가능하여 크기선별 분리 뿐 아니라 반응성 분리막의 응용에까지 폭넓게 적용이 가능하다. 더불어 다양한 멀티스케일 구조화 기술을 이용하여 기존의 분리막 소재에서는 다룰 수 없었던 다양한 형태의 기공 및 채널구조를 도입할 수 있어, 차세대 고부가가치 분리막 소재기술에 있어 큰 활용이 기대된다. 본 기고에서는 다양한 소재를 활용한 역오팔상 구조체 분리막 기술과 더불어 계층구조화를 통한 기능성 분리막의 개발에 대해 총괄적으로 살펴보고 논의하고자 한다.