• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.443-443
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• 2014

CIS 박막을 제조하기 위한 방법으로 셀렌화(selenization)방식, MOCVD방식, 동시진공증발(co-evaporation)방식, 전착(electrodeposition)방식 등이 있으나, 이러한 방식을 이용하여 CuInSe2 박막을 제조하는 경우 어떤 방법으로든 다원화합물의 조성 및 결정성을 조절하기가 매우 어려운 단점이 있었다. 기판의 온도를 일정 온도로 유지하도록 하고, 증발원을 가열하여 이에 내포된 물질(이원화합물 또는 단일원소)을 증발시켜 기판에 증착이 이루어지도록 하거나, 기판의 온도를 승온시키고 구리 이원화합물을 내포한 증발원을 가열해 물질을 증발시켜 기판에 증착이 이루어지도록 하는 방법으로 기판에 박막이 형성되도록 한다. 기판의 대면적화로 인해 균일한 박막의 형성이 어려워지고 있으며, 이중 15% 이상의 고효율을 보인 방법은 3-stage process를 이용한 동시진공증발방식으로, Cu, In, Ga, Se 등의 각 원소를 동시에 진공 증발시키면서 조성을 조절하여 태양전지에 적절한 전기적, 광학적 특성을 가지는 Cu(In,Ga)Se2 (CIGS)박막을 증착시키는 방법이다. 일반적으로, 실험실에서 연구되고 있는 장비의 구조는 증발원이 아래에 장착되어서 상향 증착되는 방식이다. 본 연구에서 사용된 장비는 하향 증발원이 측면에 장착되어서 하향 증착되는 방식으로 구성하였다. 증착되는 면방향으로, 적외선온도계(pyrometer)가 설치된 시창(viewport)의 오염 등으로 인하여, 지속적인 공정이 이루어지기 힘든 점을 개선하여 증착기판의 후면에 적외선 온도계를 설치하여 기판의 온도변화를 감지하여 공정에 반영할 수 있도록 하였다. 본 연구에서는 하향식 진공 증발원, 기판후면 온도모니터링모듈 등을 개발 장착하여, CIGS 박막을 제조하였으며, 버퍼층은 moving 스퍼터링법으로 ZnS를 증착하였고, 투명전극층은 PLD(Pulsed Laser Deposition)를 이용하여 제조하였다. 가장 높은 광변환효율을 보인 Al/ZnO/CdS/Mo/SLG박막시료는 유효면적 $0.45cm^2$에 광변환효율 15.65 %, Jsc : $33.59mA/cm^2$, Voc : 0.64 V, FF : 73.09 %를 얻을 수 있었으며, CdS를 ZnS로 대체한 Al/ZnO/ZnS/Mo/SLG박막시료는 유효면적 $0.45cm^2$에 광변환효율 12.45 %, Jsc : $33.62mA/cm^2$, Voc : 0.59 V, FF : 62.35 %를 얻을 수 있었다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.

• 한국정보통신학회논문지
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• 제11권12호
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• pp.2366-2373
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• 2007

본 논문에서는 $0.18{\mu}m$의 EEPROM cell을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력, 저면적의 1Kbits 비동기식 EEPROM IP를 설계하였다. 저면적 회로 설계 기술로는 $0.18{\mu}m$ EEPROM 공정을 이용하여 비동기식 EEPROM IP를 설계하므로 command buffer와 address buffer를 제거하였고 separate I/O 방식을 사용하므로 tri-state 데이터 출력 버퍼(data output buffer)를 제거하였다. 그리고 저전압(low voltage)의 VDD에서 EEPROM cell이 필요로 하는 고전압(high voltage)인 VPP와 VPPL 전압을 안정적으로 공급하기 위해 기존의 PN 접합 다이오드 대신 Schottky 다이오드를 사용한 Dickson 전하펌프를 설계하므로 전하펌프의 펌핑단(pumping stage)의 수를 줄여 전하펌프가 차지하는 면적을 줄였다. 저전력 회로 설계 기술로 Dickson 전하 펌프(charge pump)를 이용하여 VPP generator를 만들고 Dickson 전하펌프의 임의의 노드 전압을 이용하여 프로그램과 지우기 모드에서 각각 필요로 하는 VPPL 전압을 선택하도록 하게 해주는 VPPL 전원 스위칭 회로를 제안하여 쓰기전류(write current)를 줄이므로 저전력 EEPROM IP를 구현하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 비동기식 EEPROM용 테스트 칩은 제작 중에 있으며, 비동기식 1Kbits EEPROM의 레이아웃 면적은 $554.8{\times}306.9{\mu}m2$로 동기식 1Kbits EEPROM에 비해 레이아웃면적을 11% 정도 줄였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.13-20
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• 2008

본 논문에서는 무선 통신 응용 시스템에 적합하도록 슈도-세그멘테이션 기법을 이용하여 저 전력 12비트 80MHz D/A 변환기를 CMOS 0.18um n-well 1-Poly/6-Metal 공정으로 설계하였다. 슈도-세그멘테이션 기법은 간단한 병렬 버퍼로 구성된 이진 디코더를 사용함으로써 구조적으로 간단해지며 저 전력으로 구현이 가능하다. 또한, 스위칭 코어 회로에 글리치 억제 회로와 입력신호의 스윙을 감소시키는 구동 회로를 설계함으로써 추가적인 스위칭 잡음을 줄일 수 있었다. 측정 결과 제안한 저 전력 12bit 80MHz CMOS D/A 변환기는 샘플링 주파수 80MHz일 때, 입력 주파수 1MHz에서 SFDR은 66.01dBc, 유효비트수는 10.67비트를 보여주었다. INL/DNL은 ${\pm}1.6LSB/{\pm}1.2LSB$로 측정되었으며, 글리치 에너지는 $49pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원 전압에서 최대 속도인 80MHz일 때 46.8mW로 측정되었다.

• 한국정보과학회논문지:정보통신
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• 제36권6호
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• pp.492-504
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• 2009

IPTV나 Mobile IPTV와 같은 실시간 멀티미디어 스트리밍 시스템의 설계에 있어 중요한 요소 중 하나는 변화하는 네트워크 특성과 상태에 효율적으로 적응하여 멀티미디어 데이터를 전달하는 것이다. 네트워크 적응적 데이터 전송은 네트워크의 혼잡상황에서 네트워크의 안정성과 프로토콜간 공정성을 향상시킬 수 있지만 영상재생의 연속성과 같은 콘텐트 재생 특성을 고려하지 않아 사용자에게 양질의 QoE(Quality of Experience)를 제공하지 못하는 문제점을 가지고 있다. 본 논문에서는 콘텐트의 재생 특성을 고려하지 않아 발생하는 문제점을 해결하기 위해 인터넷 혼잡상황에서 멀티미디어 스트리밍 서비스의 QoE 향상을 위한 새로운 전송률 제어기법인 NCAR(Network and Client-Aware Rate control)을 제안하였다. 제안한 NCAR 기법은 네트워크 인지형 혼잡제어(Congestion Control)와 클라이언트 인지형 흐름제어(Flow Control)를 기반으로 동작하고 있다. 네트워크 인지형 혼잡제어는 멀티미디어 스트리밍의 공성정과 안정성을 향상시키고 높은 링크 활용도와 전송률의 변화를 감소시키며 클라이언트 인지형 흐름제어는 미디어 재생의 불연속성을 제거하고 안정된 버퍼할당과 낮은 재생지연시간의 좋은 특성을 제공한다. 시뮬레이션 결과를 통해 제안한 방법의 유효성을 확인하였다.

• 한국조경학회지
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• 제41권5호
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• pp.9-18
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• 2013

본 연구는 도시공원 공간적 분포의 문제점을 도시공원 서비스권역과 주소별 주민등록 데이터를 사용한 분석을 통해 밝히고자 하였다. 도시공원 중 "도시공원 및 녹지 등에 관한 법률"에 의해 지정된 "거주자의 보건 휴양 및 정서생활의 향상에 이바지 하기 위해 설치"된 근린공원을 대상으로 하였다. 연구 방법은 크게 1) 근린공원 서비스권역 분석, 2) 근린공원 서비스권역 내 외 인구분석, 3) 기존 연구와의 비교 검토로 구분하여 분석하였다. 기존 연구들에서 나타났던 거주민 분석의 한계를 개선하고자 차별성을 두어, 각 주소별로 등록된 거주민 주민등록 데이터를 활용하여 실제 거주하는 주민수를 적용하였다. 근린공원 서비스권역 또한 기존에 주로 사용되었던 직선거리를 적용한 버퍼분석이 아닌 보행로, 새주소길 등을 적용한 네트워크 분석을 이용하였다. 이상의 과정을 통하여 도출한 결과, 근린공원 서비스권역 면적은 전체면적의 7.99%의 비율을 보였으며, 전체 주거지역 중 근린공원 서비스권역 면적은 31.23%의 비율을 보였다. 근린공원 서비스권역 내에 거주하는 인구는 대구광역시 인구의 43.03%만이 거주하고 있는 것으로 나타나, 전체 인구 반 이상의 인구가 서비스권역 외에 거주하는 것으로 나타났다. 마지막으로 기존 연구방법과의 비교 검토 결과는 근린공원 서비스권역 및 서비스권역 내 외 인구 수치에서 큰 차이를 보였다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.27-36
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• 2006

기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi D디ay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product ($D{\ast}P$) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMML 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 $57.7\%$와 $17.9\%$의 $D{\ast}P$ 값 감소 효과를 나타냈다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.

• 전자공학회논문지
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• 제50권1호
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• pp.148-156
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• 2013

본 논문에서는 디지털 제어부를 공유하며, 회로 동작시간의 분배 방식을 통해 다중 출력을 지원하는 SMPS를 제안한다. 제안된 회로는 Pseudo Relaxation Oscillating 기법의 DPWM 발생기를 사용한다. 제안된 SMPS는 회로의 동작시간 분배 방식을 사용하여 기존의 DPWM 발생기에서 문제가 되는 큰 면적의 디지털 로직 컨트롤러를 공유하는 형태이기 때문에 칩 면적과 효율 측면에서 큰 이점을 가지지만, 각 DPWM 발생기의 실시간 제어가 어려우며 불안정한 출력 전압을 공급할 수 있다는 단점을 가진다. 이를 해결하기 위해 본 논문에서는 동작시간 분배 방식으로 인해 동작클록이 인가되지 않은 DPWM 발생기들의 출력전압을 실시간으로 피드백 받아 안정된 출력 전압을 공급할 수 있는 실시간 전류 보정 기법을 제안한다. 제안된 SMPS를 100MHz의 내부 제어 동작 주파수와 10MHz 스위칭 주파수로 동작시킬 시, 소모되는 내부 코어 회로의 최대 전류는 4.9mA이며, 출력 버퍼를 포함한 전체 시스템의 전력 소모는 30mA이다. 또한 800mA, 100KHz의 load current regulation 조건으로 시뮬레이션 시, 3.3V 출력전압에 대한 최대 리플 전압은 11mV, Over/Undershoot voltage는 각각 10mV, 19.6mV 이다. 코어 회로의 크기는 $700{\mu}m{\times}800{\mu}m$의 작은 면적으로 구현가능하다. 제안된 회로는 Dong-bu Hitek BCD $0.35{\mu}m$ 공정을 이용한 시뮬레이션을 통해 검증되었다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.