• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1994년도 춘계학술대회 논문집
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• pp.127-129
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• 1994

For scale-down EEPROM, MONOS structures with the different thicknesses of gate insulators, are fabricated and the memory characteristics, such as swtching and retention characteristics are investigated. As a results, the devices with the top oxide of 20A thick were deteriorated in retentivity. However, 11V-programmable voltage for ΔV$\sub$FB/=4V and 10-year data retention were achieved in MONOS structure with the t7p oxide of 50 ${\AA}$ thick and nitride 45${\AA}$thick.

• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.260-263
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• 2013

A semiconducting single-walled carbon nanotube (SWCNT) field-effect transistor (FET) in a top-gate model was constructed. The effect of different high-${\kappa}$ dielectric materials ($Al_2O_3$, $HfO_2$ and HfSiON) and various temperatures with a wide range from 50K to 500K on the performance of such nominal device were investigated. Several key device parameters including the on/off ratio of the current, transconductance ($g_m$), subthreshold swing, and carrier mobility were used to evaluate the device performance. The simulated results fit well with the experiment results previously published.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.445-446
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• 2005

This letter reports the fabrication of polycrystalline silicon thin-film transistors (poly-Si TFT) on flexible plastic substrates using amorphous silicon (a-Si) precursor films by sputter deposition. The a-Si films were deposited with mixture gas of argon and helium to minimize the argon incorporation into the film. The precursor films were then laser crystallized using XeCl excimer laser irradiation and a four-mask-processed poly-Si TFTs were fabricated with fully self-aligned top gate structure.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 학술대회 및 기술세미나 논문집 디스플레이 광소자
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• pp.62-63
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• 2006

In this paper, the characteristics of polycrystalline silicon thin-film transistors (poly-Si TFTs) fabricated on polymer substrates are investigated. The a-Si films was laser annealed by using a XeCl excimer laser and a four-mask-processed poly-Si TFT was fabricated with fully self-aligned top gate structure. The fabricated nMOS TFT showed field-effect mobility of $30cm2/V{\cdot}s$, on/off ratio of 105 and threshold voltage of 5 V.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.430-431
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• 2006

This letter reports the fabrication of polycrystalline silicon thin-film transistors (poly-Si TFT) on flexible plastic substrates using amorphous silicon (a-Si) precursor films by sputter deposition. The a-Si films were deposited with mixture gas of argon and helium to minimize the argon incorporation into the film. The precursor films were then laser crystallized using XeCl excimer laser irradiation and a four-mask-processed poly-Si TFTs were fabricated with fully self-aligned top gate structure.

• 건축역사연구
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• 제30권2호
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• pp.19-28
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• 2021

The purpose of this study is to research about the construction of Chiseong around the Heunginjimun Gate area in the 18th century. the conclusions derived from the historical evidence of the number, location, size, and form, and construction method of Chiseong was as follows. First, the Chiseong(Square-shaped lookout) of Hanyangdoseong was built in the 29th year of King Yeongjo(1753) and can be found in the national record. Five sites of the Chiseong are currently identified. It is assumed that the Foru was installed on top of some of the Chiseongs. Second, Chiseong was destroyed sequentially in the first half of the 20th century. Third, Chiseong is a rectangular in shape and six are constructed. Fourth, Sixth Chiseong could figure out through Hengryeopungsokdo, the drawing of Jeong Seon.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.765-768
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.

• 한국수자원학회논문집
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• 제31권4호
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• pp.397-406
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• 1998

1600여년 전에 축조된 벽골제 저수지는 우리나라 고대 농경사회의 대규모 토목사업으로 건설되었고, 당시의 대체적인 시공기술은 우수하였다. 특히 본제의 계속적인 성토공사를 위해서 본류를 연포천에 우회적으로 배수시킨 현장기술자의 시공대책과 장대한 둑마루 표고를 일치시킨 공사측량기술은 탁월하였다. 그러나 기본계획의 미흡함과 이후의 반복된 보수공사의 소극적인 관리체제와 임시적인 방법이 벽골제의 저수기능을 상실하게 된 원인이 되었다. 또한, 장생거·경장거수문지는 관개배수용 수문시설물로서 구조는 단경간의 수문석주와 인양식 목재문비로 되어 있고, 그 목재문비는 고정 도르래 장치를 이용한 수동식(인력)으로 조작 하였으며, 수여거·유통거수문지는 홍수시 여수로시설로서 본제 양단의 지형적 특성을 잘 이용할 줄 아는 토목공학적인 식견이 높았던 것으로 볼수 있다. 그리고, 수여거수문지의 위치는 벽골제 북단 수월리 입구가 확실하고, 유통거수문지의 위치는 본제 남단 상서리 우측으로 추정된다. 핵심용어 : 벽골제, 시공기술, 수문지 위치.

• 한국산학기술학회논문지
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• 제16권1호
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• pp.35-42
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• 2015

사출성형은 플라스틱 제품의 대량생산에 적합한 제조기술이지만 사출성형공정에서 사출품의 휨 변형이 항상 문제가 되고 있다. 본 연구에서는 전자동 정제분류 포장시스템의 호퍼 제품을 기존의 ABS 수지에서 PP 수지로 변경하는 경우에 생기는 사출품의 휨 변형을 최소로 하는 것을 목적으로 하였다. Moldflow 소프트웨어를 이용하여 호퍼의 사출성형 공정을 해석하여 호퍼의 휨 변형을 최소로 하기위한 게이트의 형상과 리브 형상을 결정하였으며 실 제품의 사출성형을 통해 사출성형 해석결과의 타당성을 입증하였다. 결정성 수지인 PP 재료의 사출성형 시에는 유동선단의 면적이 넒은 경우가 유리하며 리브를 보강하는 것이 휨 변형을 줄일 수 있다는 것을 알 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.620-621
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• 2008

Transparent electronics has been one of the key terminologies forecasting the ubiquitous technology era. Several researchers have thus extensively developed transparent oxide-based thin-film transistors (TFTs) on glass and plastic substrates although in general high voltage operating devices have been mainly studied considering transparent display drivers. However, low voltage operating oxide TFTs with transparent electrodes are very necessary if we are aiming at logic circuit applications, for which transparent complementary or one-type channel inverters are required. The most effective and low power consuming inverter should be a form of complementary p-channel and n-channel transistors but real application of those complementary TFT inverters also requires electrical- and even photo-stabilities. Since p-type oxide TFTs have not been developed yet, we previously adopted organic pentacene TFTs for the p-channel while ZnO TFTs were chosen for n-channel on sputter-deposited $AlO_x$ film. As a result, decent inverting behavior was achieved but some electrical gate instability was unavoidable at the ZnO/$AlO_x$ channel interface. Here, considering such gate instability issues we have designed a unique transparent complementary TFT (CTFTs) inverter structure with top n-ZnO channel and bottom p-pentacene channel based on 12 nm-thin nano-oxide/self assembled monolayer laminated dielectric, which has a large dielectric strength comparable to that of thin film amorphous $Al_2O_3$. Our transparent CTFT inverter well operate under 3 V, demonstrating a maximum voltage gain of ~20, good electrical and even photoelectric stabilities. The device transmittance was over 60 % and this type of transparent inverter has never been reported, to the best of our limited knowledge.