본 연구에서는, 가우시안 잡음에 의해 교란된 평면 오실레이터의 위상 천이의 시변 분산을, 기존 3개 위상천이 모델이 얼마나 정확하게 추정할 수 있는지를 몬테카를로 시뮬레이션을 통하여 비교한다. 비교 결과, Kaertner 모델이 ISF 모델이나 PP 모델 보다 약 1000배 높은 정확도를 가지고 위상 천이의 시변 분산을 추정한다는 것을 알 수 있다. 또한, PP 모델의 추정 정확도는 ISF 모델 보다 다소 높다는 것을 알 수 있다.
본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 -6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.
넓은 온도 범위에서 고정된 구동 전류로 동작하는 VCSEL(Vertical-Cavity Surface-Emitting Laser) 송신기의 저전류 동작 특성을 살펴보았다. 사용된 VCSEL은 산화형 850 nm 레이서로, $d^2I_{th}/dT^2$값이 약 $1.346\times10^{-4}mA/^{\circ}C^2$으로 문턱전류의 온도의 존성이 비교적 낮은 것이었으며, 데이터 속도는 1.25 Gbps였다. 칩 상태에서의 광출력-전류-전압을 측정하여 $20^{\circ}C$에서의 광출력이 1 mW가 되는 전류를 on 전류로 설정한 후 $-20^{\circ}C$에서 $80^{\circ}C$의 온도 범위에서 $20^{\circ}C$ 간격으로 온도를 바꾸어가며 off 전류의 변화에 따른 turn-on 특성, turn-off 특성 그리고 eye-diagram을 관찰하였고 온도와 off 전류에 따라 eye-diagram에서 rise time, fall time, extinction ratio, timing jitter가 어떻게 변화하는지를 살펴보았다. 그 결과 최소 문턱전류보다 약 $0.1\sim0.2mA$ 정도 낮게 off 전류를 설정하면 $-20^{\circ}C$에서 $80^{\circ}C$의 온도 범위에서 off 전류와 on 전류를 변화시키지 않고 1.25 Gbps에서 송신기로 동작 시킬 수 있음을 확인하였다.
본 논문은 FPD(Flat Panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. 최근 TCON에서는 $8\sim135MHz$의 넓은 주파수 영역 동작을 위한 PLL을 요구하고 있다. 이것을 만족시키기 위하여, 새로운 구조의 V-I 변환기 회로를 설계하였다. 새로운 구조의 V-I 변환기는 VCO의 동작 주파수 범위를 결정하는 최소/최대 전류 비율을 최대한 증가시켰고 또한 VCO의 선형성도 보장하였다. 측정 결과 $8\sim135MHz$내에서 100ps 근처의 RMS 지터을 가짐으로 FPD용 TCON칩의 IP로 적합한 특성을 가지게 되었다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며, 2.5V 공급 전원에서 $8\sim135MHz$로 동작하도록 설계 하였다.
본 논문은 FPD(Flat panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. TCON 동작 시 발생하는 전원전압 변화에 대해 일정한 주파수를 출력하도록 하는 V-I 변환기를 설계하였다 새로운 V-I 변환기는 VCO's(전압 제어 발진기)의 출력 주파수를 결정짓는 전원 전압의 변화를 그에 상응하는 전류로 보상하여 전원 전압에 둔감하게 하였다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며 2.5V 공급 선원에서 $192\sim360MHz$로 동작하도록 설계 하였다. 측정 결과 $192\sim360MHz$내에서 100ps 근처의 RMS 지터을 나타내었다.
Handling precise timing in high-speed transceivers has always been a primary design target to achieve better performance. Many different approaches have been tried, and one of those is utilizing the beneficial nature of injection locking. Though the phenomenon was not intended for building integrated circuits at first, its coupling effect between neighboring oscillators has been utilized deliberately. Consequently, the dynamics of the injection-locked oscillator (ILO) have been explored, starting from R. Adler. As many aspects of the ILO were revealed, further studies followed to utilize the technique in practice, suggesting alternatives to the conventional frequency syntheses, which tend to be complicated and expensive. In this review, the historical analysis techniques from R. Adler are studied for better comprehension with proper notation of the variables, resulting in numerical results. In addition, how the timing jitter or phase noise in the ILO is attenuated from noise sources is presented in contrast to the clock generators based on the phase-locked loop (PLL). Although the ILO is very promising with higher cost effectiveness and better noise immunity than other schemes, unless correctly controlled or tuned, the promises above might not be realized. In order to present the favorable conditions, several strategies have been explored in diverse applications like frequency multiplication, data recovery, frequency division, clock distribution, etc. This paper reviews those research results for clock multiplication and data recovery in detail with their advantages and disadvantages they are referring to. Through this review, the readers will hopefully grasp the overall insight of the ILO, as well as its practical issues, in order to incorporate it on silicon successfully.
마하젠더형 광세기 변조기를 이용하여 l0 GHz 고조모드잠금된 분산보상 어븀첨가 광섬유 레이저의 출력 안정화 되먹임 제어를 하고 출력의 안정도를 측정하였다. 레이저의 출력 불안정성이 발생하였을 때 나타나는 완화진동 주파수 성분을 억압하도록 공진기 길이를 조정하여 16시간 이상 출력 안정화를 시켰다. 이때, 안정화가 진행되는 동안 rms 위상잡음과 rms진폭잡음은 각각 260 fsec-524 fsec와 4-11.5%의 사이에 분포하였고, BER은 $10^{-13}$ 으로 측정되었다.
본 연구에서는 시간영역 위상잡음 이론의 기초가 되는 기존 3가지 위상편이 모델의 모델링 정확도를 평가한다. 평가를 위해 간단한 2차원 오실레이터의 위상편이 임펄스열 응답을 이 3가지 위상편이 모델이 얼마나 정확하게 모델링 하는지를 조사한다. 평가 결과, 5가지 임펄스열 입력에 대해서 오실레이터의 위상편이 임펄스열 응답을 가장 정확하게 반영하는 모델은 Kaertner 모델이었고 가장 부정확하게 모델링하는 모델은 PP 모델이었다.
본 논문에서는 CDMA 시스댐에 적용하기 위해 기저 대역에서 설계된 비동기식 동기 추적 회로의 성능을 이론적으로 분석하고 컴퓨터 시뮬레이션을 통해 검증한다. AWGN 채널 환경에서 지터 분산을 펼스 성형 필터, 타이밍 오프셋, 신호 대 잡음 비, 루우프 필터 계수의 함수로 이론적으로 유도하고 2차 동기 추적 회로를 중심으로 루우프 필터의 설계에 판해 고찰한다. 끝으로, 설계된 동기 추적 회로를 ETRI에서 IMT-2000을 위해 설계한 동기식 CDMA 시스템의 역방향 링크에 적용하여 AWGN과 레일라이 페이딩 환경에서의 성능을 시율레이션을 통해 검증한다.
We report an experimental demonstration of 40 Gbps all-optical 3R regeneration with all-optical clock recovery based on InP semiconductor devices. We also obtain alloptical non-return-to-zero to return-to-zero (NRZ-to-RZ) format conversion using the recovered clock signal at 10 Gbps and 40 Gbps. It leads to a good performance using a Mach-Zehnder interferometric wavelength converter and a self-pulsating laser diode (LD). The self-pulsating LD serves a recovered clock, which has an rms timing jitter as low as sub-picosecond. In the case of 3R regeneration of RZ data, we achieve a 1.0 dB power penalty at $10^{-9}$ BER after demultiplexing 40 Gbps to 10 Gbps with an eletroabsorption modulator. The regenerated 3R data shows stable error-free operation with no BER floor for all channels. The combination of these functional devices provides all-optical 3R regeneration with NRZ-to-RZ conversion.
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[게시일 2004년 10월 1일]
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