• 한국철도학회:학술대회논문집
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• 한국철도학회 1998년도 추계학술대회 논문집
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• pp.270-279
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• 1998

This paper presents the design of self-checking comparator using the time diversity and the application to 8 bit CPU for the implementation of fault tolerant computer system. this self-checking comparator was designed with the different time Points in which temporary faults were raised by electrical noise between duplicated functional blocks. also this self-checking comparator was simulated in the method of the fault injection using 4 bit shift register counter. we designed the duplicated Emotional block and the self-checking comparator in the single chip using the Altera EPLD and could verify the reliability and the fault detection coverage through the modeling of temporary faults ,especially intermittent faults. at the results of this research, the reliability and the fault detection coverage were implemented through the self-checking comparator using the time diversity.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.695-702
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• 2015

A 1-V 1.6-GS/s 5.58-ENOB flash ADC with a high-speed time-domain comparator is proposed. The proposed time-domain comparator, which consumes low power, improves the comparison capability in high-speed operations and results in the removal of preamplifiers from the first-stage of the flash ADC. The time interpolation with two factors, implemented using the proposed time-domain comparator array and SR latch array, reduces the area and power consumption. The proposed flash ADC has been implemented using a 65-nm 1-poly 8-metal CMOS process with a 1-V supply voltage. The measured DNL and INL are 0.28 and 0.41 LSB, respectively. The SNDR is measured to be 35.37 dB at the Nyquist frequency. The FoM and chip area of the flash ADC are 0.38 pJ/c-s and $620{\times}340{\mu}m^2$, respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.963-966
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• 1999

This Paper describes the design of high speed and low power comparator based on the feed forward bias control. Major building blocks of this comparator are composed of input offset canceling circuit and feed forward bias control circuit. The usual offset canceling circuit cancels the offset voltages by storing them in capacitors using MOS switches, The comparator of this paper employs the bias control circuit which generates bias signal from the input signal. The bias signal is applied to the capacitors and keeps the transfer of chares in the capacitors in the minimal amount, therefore making the comparator operate in stable condition and reduce decision time. The comparator in this form has very samll area and power dissipation. Maximum sampling rate is 200 Ms/sec. The comparator is designed in 0.65${\mu}{\textrm}{m}$ technology and the offset is less than 0.5㎷.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.483-485
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• 2010

Rail-to-rail 입력 범위를 가지는 200kS/s 10-bit successive approximation (SA) ADC가 제안된다. 제안된 SA ADC는 DAC, 비교기, 그리고 successive approximation register (SAR) logic으로 구성된다. DAC는 전력소모를 줄이고 면적을 줄이기 위해 capacitor를 이용한 folded-type으로 구현되며, parasitic 성분에 의한 영향을 줄이기 위해 boosted NMOS switch를 사용한다. 또한 fully differential voltage-to-time converter를 이용하는 time-domain comparator를 제안한다. 이는 PSRR 및 CMRR을 향상시킨다. 또한 출력의 유효구간을 반으로 줄인 flip-flop을 사용함으로 SAR logic의 전력소모와 chip area를 줄인다. 제안된 SA ADC는 1V supply를 가지는 $0.18{\mu}m$ CMOS 공정을 사용한다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1250-1259
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• 2012

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

• 한국정보통신학회논문지
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• 제21권11호
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• pp.2009-2014
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• 2017

본 논문에서는 변화하는 루프필터 전압을 시정수 비교기를 사용하여 감지하고, 이의 출력에 따라 루프필터 전압변화를 보상하여 단일 칩으로 구현이 가능한 작은 크기의 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존 구조에서는 안전한 동작이 불가능한 크기인 작은 용량을 가지는 커패시터를 사용하여 칩의 크기를 최소화 하였다. 시정수 비교기는 작은 시정수 값을 가지는 저항, 커패시터와 높은 시정수 값을 가지는 저항, 커패시터를 통과한 신호들을 입력으로 받아 루프필터 출력 전압의 변화를 감지한다. 시정수가 큰 노드의 출력은 루프필터 출력전압의 평균 값을 가지고, 시정수가 작은 노드의 출력은 루프필터 출력전압과 거의 같은 값을 가진다. 각 노드의 차이를 비교하여 나온 출력은 전류 보상기를 제어하여 작은 크기의 루프필터 커패시터를 충 방전 시킨다. 이는 제안된 위상고정루프를 안정하게 동작하도록 한다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.351-354
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• 2004

This thesis presents Bipolar transistor with SAVEN(Self-Aligned VErtical Nitride) structure as a high-speed device which is essential for high-speed system such as optical storage system or mobile communication system, and proposes 0.8${\mu}m$ BiCMOS Process which integrates LDD nMOS, LDD pMOS and SAVEN bipolar transistor into one-chip. The SPICE parameters of LDD nMOS, LDD pMOS and SAVEN Bipolar transistor are extracted, and comparator operating at 500MHz sampling frequency is designed with them. The small Parasitic capacitances of SAVEN bipolar transistor have a direct effect on decreasing recovery time and regeneration time, which is helpful to improve the speed of the comparator. Therefore the SAVEN bipolar transistor with high cutoff frequency is expected to be used in high-speed system.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1091-1097
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• 2013

이 논문은 $0.11{\mu}m$ RF CMOS 공정에서 비대칭 몸체 바이어싱을 적용한 비교기를 사용한 정류기를 제안한다. 제안하는 정류기는 MOSFET와 두 개의 비교기로 이루어져 있다. 이 비교기는 부하 전압이 입력 전압보다 높을 때 생기는 역방향 누설 전류를 줄이는 데 사용한다. 비대칭 몸체 바이어싱을 사용함으로써 비교기의 High에서 Low 상태로 바꾸는 기준 전압을 높이고, 누설 전류가 흐르는 시간을 줄인다. 13.56 MHz의 2 Vpp 교류전압을 입력하고, $1k{\Omega}$의 저항과 1 nF의 커패시터를 부하에 연결한 환경에서 측정하였다. 시뮬레이션 결과, 전압 변환 효율은 87.5 %, 전력 변환 효율은 45 %이고, 측정한 전압 변환 효율은 85.215 %, 전력 변환 효율은 50 %이다.

• 전자공학회논문지
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• 제54권2호
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• pp.133-138
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.