• 한국산학기술학회논문지
• /
• 제4권1호
• /
• pp.7-12
• /
• 2003

테스트용이도(testability)분석은 논리회로에서 발생하는 stuck-at고장을 테스트하는 것이 어느 정도 어려운가를 예측 평가하기 위한 목적에서 이루어진다. 좋은 테스트용이도 분석 프로그램이 있다면, 회로의 테스트용이도를 개선하기 위한 좋은 방안을 회로 설계자들에게 사전에 제시해줌으로써, 테스트 문제에 미리 대비할 수 있도록 해준다. 그 동안 테스트용이도 분석을 효율적으로 수행하기 위한 연구가 있었다. 그러나 COP이나 SCOAP과 같은 기존의 대표적인 테스프용이도 분석 알괴리즘들은 트리 구조를 갖는 회로의 경우에 각 stuck-at고장의 테스트용이도 값을 효율적으로 계산할 수 있으나, 일반적인 구조의 회로에 대해서는 정확도가 떨어진다. 그 이유는 테스트용이도 분석을 선형적인 시간 내에 수행하기 위해서 각 신호신들은 재수렴 팬아웃(reconvergent fanout)으로 인한 상관관계가 없는 것으로 가정하기 때문이다. 본 논문에서는 테스트용이도 분석을 위해 신호선 상관관계를 고려한 개선된 방법을 제안한다. 제안된 방법에서는, 회로 내에서 재수렴 팬아웃과 이에 경향을 받는 게이트들에 대한 정보를 사전에 파악하기 위한 재수렴 팬아웃 분석 알고리즘을 이용하여, 재수렴 팬아웃으로 인한 효과를 테스트용이도 분석에 반영함으로써 정확도를 높이고 있다.

• 한국정보과학회논문지:시스템및이론
• /
• 제30권2호
• /
• pp.99-107
• /
• 2003

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제41권5호
• /
• pp.81-90
• /
• 2004

본 연구는 테스트 패턴 생성 알고리즘에서 결정 과정을 안내하는 데 이용되는 새로운 테스트 용이도 척도 계산법을 제안한다. 이 테스트 용이도 척도는 학습에 의해 얻어지는 회로의 구조적 정보를 이용한다. 제안된 테스트 용이도 척도는 오직 하나의 해결책이 존재할 경우 모순조건을 조기에 찾아내는 패턴을 유도하며, 반면에 다수의 해결책들이 존재할 경우 최소한의 모순이 발생토록 유도한다. 제안된 테스트 용이도 척도는 기존의 방법과 동일한 고장 검출율을 얻는 패턴을 얻는데 소요되는 CPU 시간을 상당히 감소시킨다.

• 대한전자공학회논문지
• /
• 제18권5호
• /
• pp.30-34
• /
• 1981

본 논문은 디지탈 시스템의 회로측정 평가방식에 관한 연구로서, 조합논리회로와 순서논리회로에서의 회로복잡도와 부분회로에 대한 외부 단자로부터의 접근도를 구하고, 이 수로부터 측정평가방식을 논하였다. 따라서 회로설계 초에 이 평가방식을 적용해 봄으로써, 더 좋은 측정평가도를 얻도록 재설계되어져야 하며 이러한 설계방법은 시스템 유지보수에 매우 경제적이고 신뢰도를 높일 수 있다. 또한 스테픈슨-그레손의 방법과 본 방법의 회로측정 평가도를 비교하면 결과 값은 서로일치하면서 본 방법이 계산과정에서 매우 간편하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제29권6호
• /
• pp.361-368
• /
• 2002

본 논문은 세 가지 중요한 설계 기준인 테스트 용이화, 설계 면적, 및 전체 수행 시간을 동시에 고려한 새로운 데이터 경로 합성 알고리즘을 제시한다. 우리는 테스트 용이화를 위한 선행 연구들에서 제시한 세 가지 기초적 척도들에 근거하여 새로운 테스트 용이화의 우수성에 대한 척도를 정의한다. 이 척도를 이용하여, 스케쥴링과 할당의 통합된 형태의, 단계식이며 점진적 개선을 통한, 합성 알고리즘을 제시한다. 벤치마크 설계와 다른 회로의 예를 통한 실험에서, 우리는 설계 면적과 수행 시간에 대해 매우 적은 추가 부담으로, 회로의 테스트 용이화가 향상됨을 보인다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 하계종합학술대회논문집
• /
• pp.875-878
• /
• 1998

In this thesis, we present efficient techniques to reduce the switching activity in a CMOS combinational logic network based on local logic transforms. But this techniques is not appropriate in the view of testability because of deteriorating the random pattern testability of a circuit. This thesis proposes a circuit design method having two operation modes. For the sake of power dissipation(normal operation mode), a gate output switches as rarely as possible, implying highly skewed signal probabilities for 1 or 0. On the other hand, at test mode, signals have probabilities of being 1 or 0 approaching 0.5, so it is possible to exact both stuck-at faults on the wire. Therefore, the goals of synthesis for low power and random pattern testability are achieved. The hardware overhead sof proposed design method are only one primary input for mode selection and AND/OR gate for each redundant connection.

• Journal of Electrical Engineering and information Science
• /
• 제3권1호
• /
• pp.8-13
• /
• 1998

Often ESOP(Exclusive Sum of Products) expressions provide more compact representations of logic functions and implemented circuits are known to be highly testable. Motivated by the merits of using XOR(Exclusive-OR) gates in circuit design, ESOP(Exclusive Sum of Products) expressions are considered s the input to the logic synthesis for random pattern testability. The problem of interest in this paper is whether ESOP expressions provide better random testability than corresponding SOP expressions of the given function. Since XOR gates are used to collect product terms of ESOP expression, fault propagation is not affected by any other product terms in the ESOP expression. Therefore the test set for a fault in ESOP expressions becomes larger than that of SOP expressions, thereby providing better random testability. Experimental results show that in many cases, ESOP expressions require much less random patterns compared to SOP expressions.

• 전자공학회논문지C
• /
• 제35C권11호
• /
• pp.11-20
• /
• 1998

검사용이성 분석에서는 회로의 모든 선에서 제어율과 관측율 값을 계산하고 이를 기반으로 결함 시험도를 평가한다. 검사용이성 분석은 응용에 따라 제어율과 관측율 값을 이용하기도 하고, 결함 시험도 값을 사용하기도 한다. 검사용이성 분석 알고리즘 ITEM은 이미 결함 시험도 측정 관점에서 평가되었다. 하지만 부분스캔과 같은 응용 분야를 위해 회로 내의 각 선들에 대한 제어율과 관측율 값도 중요한 의미를 가지므로 평가되어야 한다. 본 논문에서는 회로내의 각 선들에 대한 검출율 관점에서 STAFAN과 ITEM을 비교 평가하기 위해, 플립플롭을 스캔함에 따른 전체 회로의 검사용이성 영향을 분석하는 민감도 분석을 이용한 검사용이성 부분 스캔 기법을 통해 간접적으로 ITEM을 평가하였다. ITEM에 의해서 구해진 검사용이성은 STAFAN에 의해 구해진 것과 거의 유사한 값을 유지하였지만, 빠른 실행 시간을 보였다. ITEM은 부분 스캔과 실행 시간에 민감한 크기가 큰 회로에 있어서 효과적일 것으로 판단된다.

• 한국통신학회논문지
• /
• 제15권9호
• /
• pp.745-752
• /
• 1990

本 論文에서는 波測定回路(CUT)를 擬似-全體檢査할 때, 檢査重要度(TMY)가 높은 노드를 中心으로 P1에서 PO까지의 經路를 活性化하는 알고리즘을 提案한다. CUT의 TMY가 높은 노드들의 定義는 全體 노드들에 대한 檢査度(TY) 값을 原 데이터로 하는 母集團으로 取扱하고, 이를 t-分布에 有意水準:(1-a)域의 檢定을 통하여 TY의 信賴區間 推定에서 이루어졌다. 定義된 TMY가 높은 노드들을 中心으로 順方向과 逆方向의 論理게이트에 特異커버와 一致操作을 實行하므로 擬似-全體檢査 패턴이 容易하게 生成되었다. 그 結果, 擬似 全體檢査 패턴 數는 (1-a) 域이 0.1579에서 全體檢査에 비해 0.05%로 가장 적게 生成되었다. 그리고 (1-a) 域이 0.2368에서 特異 커버와 一致操作의 實行이 最適狀態였다. 이들 生成된 擬似-全體檢査 패턴을 回路의 入力과 內部 노드에 存在하는 缺陷 活性化 알고리즘의 技能的 檢査의 效用性을 確認하였다.

• 전자공학회논문지A
• /
• 제32A권4호
• /
• pp.75-84
• /
• 1995

Fault simulators are used for accurate evaluation of fault coverages of digital circuits. But fault simulation becomes time and memory consuming job because computation time is proportional to wquare of size of circuits. Recently, several approximate algorithms for testability analysis have been published to cope with the problems. COP is very fast but cannot be used for sequential circuits, while STAFAN can ve used for sequential circuits but requires large amount of computation because it utilizes logic simulation results. In this paper EXTASEC(An Extension of Testability Analysis for Sequential Circuits) is proposed. It is an extension of COP in the sense that it is the same as COP for combinational circuits, but it can handle sequential circuits, Xicontrollability and backward line analysis are key concept for EXTASEC. Performance of EXTASEC is proven by comparing EXTASEC with a falut simulator, STAFAN, and COP for ISCAS circuits, and the result is demonstated.