• 센서학회지
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• 제14권6호
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• pp.387-394
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• 2005

In order to design SOI CMOS image sensors, SOI MOSFET model parameters were extracted using the equation of bulk MOSFET model parameters and were optimized using SPICE level 2. Simulated I-V characteristics of the SOI NMOSFET using the extracted model parameters were compared to the experimental I-V characteristics of the fabricated SOI NMOSFET. The simulation results agreed well with experimental results. A unit pixel for SOI CMOS image sensors was designed and was simulated for the PPS, APS, and logarithmic circuit using the extracted model parameters. In these CMOS image sensors, a nano-wire MOSFET photodetector was used. The output voltage levels of the PPS and APS are well-defined as the photocurrent varied. It is confirmed that SOI CMOS image sensors are faster than bulk CMOS image sensors.

• 센서학회지
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• 제18권2호
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• pp.128-134
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• 2009

Integrated circuit of a new neuron chain with a synapse function for Hodgkin-Huxley model which is a good electrical model about a real biological neuron is implemented in a $0.5{\mu}m$ 1 poly 2 metal CMOS technology. Pulse type neuron chain consist of series connected current controlled single neurons through synapses. For the realization of the single neuron, a pair of voltage mode oscillators using operational transconductance amplifiers and capacitors is used. The synapse block which is a connection element between neurons consist of a voltage-current conversion circuit using current mirror. SPICE simulation results of the proposed circuit show 160 mV amplitude pulse output and propagation of the signal through synapses. Measurements of the fabricated pulse type neuron chip in condition of ${\pm}2.5\;V$ power supply are shown and compared with the simulated results.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.463-470
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• 2014

A Verilog model is proposed for transmission lines to perform the all-Verilog simulation of high-speed chip-to-chip interface system, which reduces the simulation time by around 770 times compared to the mixed-mode simulation. The single-pulse response of transmission line in SPICE model is converted into that in Verilog model by converting the full-scale analog signal into an 11-bit digital code after uniform time sampling. The receiver waveform of transmission line is calculated by adding or subtracting the single-pulse response in Verilog model depending on the transmitting digital code values with appropriate time delay. The application of this work to a USB 2.0 high-speed PHY interface reduces the simulation time to less than three minutes with error less than 5% while the mixed-mode simulation takes more than two days for the same circuit.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.114-121
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• 2001

능동제어형 전계방출 디스플레이의 전자공급원으로서 능동제어형 전계 에미터 어레이의 회로모델이 제안되었다. 능동제어형 전계 에미터 어레이는 전계방출을 안정화시키고 저전력구동을 위한 수소화 된 비정질 실리콘 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이로 구성되었고 같은 유리기판 위에 제작되었다. 비정질 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이의 전기적 특성으로부터 추출된 기본 모델 변수는 제안된 능동제어형 전계 에미터 어레이 회로모델에 입력되었고 SPICE 회로 시뮬레이터를 사용하여 특성을 분석하였다. 제작된 소자의 측정값과 DC 시뮬레이션 결과를 비교한 결과 두 값이 상당히 일치함으로써 등가회로 모델의 정확성을 확인하였다. 또한 제작된 소자의 transient 시뮬레이션 결과 전계 에미터 어레이의 게이트 커패시턴스와 TFT의 구동능력이 반응시간에 가장 크게 영향을 끼치고 있음을 확인하였다. 제작된 능동제어형 전계방출 에미터 어레이는 pulse width modulation으로 구동하는 경우 15㎲의 반응시간을 얻었고 이 값으로는 4bit/color의 계조(gray scale)표현이 가능하였다.

• 인터넷정보학회논문지
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• 제10권5호
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• pp.195-209
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• 2009

유비쿼터스 시대에 핵심인 모바일 임베디드 시스템은 제품의 신뢰성 및 상품성을 위해서 과거에는 하드웨어에 초점을 두었지만 오늘날 소프트웨어에 더 초점을 둔다. CMMI와 SPICE와 같은 프로세스 개선모델은 일반 소프트웨어의 품질향상에서뿐만 아니라, 모바일 임베디드 소프트웨어 품질향상에서 또한 필요하다. 하지만 높은 비용과 무거운 프로세스로 인하여 모바일 임베디드 소프트웨어 프로세스 개선하기는 쉽지 않다. 반면 고객과 소통, 반복 개발의 특징을 가진 XP는 고객의 빈번한 요구 사항과 특정 목적에 따라 하드웨어를 제작하는 모바일 임베디드 소프트웨어 개발에 적합하다. 따라서 본 논문에서는 모바일 임베디드 소프트웨어 개발 조직에서 XP의 실천사항에 기반하여 CMMI 수준 2 또는 3을 달성할 수 있는 소프트웨어 프로세스 개선 프레임워크를 제안한다. 더불어 개선 프레임워크를 지원하는 MESPIS를 설계하고 구현한다. 향후 연구로는 제안한 프레임워크를 실제 프로젝트에 적용하여 결과 분석에 따라 개선하고, 이를 바탕으로 MESPIS의 기능 보강이 필요하다.

• 기술혁신연구
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• 제23권3호
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• pp.287-316
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• 2015

차량산업의 기술 패러다임이 소비자의 편의 및 안전기능의 증가와 기술융합(Convergence)과 더불어 소프트웨어가 핵심적 역할을 하는 시스템기반의 융합 아키텍처 형태로 진화하고 있다. 이처럼 소프트웨어가 핵심 혁신요소로 대두되는 환경에 따라 R&D 개발 프로세스를 기계, 품질, 소프트웨어 등 이질적 프로세스를 통합하려는 시도가 있어왔지만, 실제 산업현장에서는 각각의 개발 프로세스가 개별적으로 운영되고 있어 이러한 혼란을 방지하기 위한 실용적 통합 R&D 프로세스의 개발이 요구되고 있다. 본 연구에서는 프로세스 통합관련 기존 연구를 토대로 주요한 프로세스 통합 요건들을 분석하고, 실제 차량 산업현장의 문제점 조사 및 분석을 통해 차량 전장품에 적합한 R&D 프로세스의 통합 모형 및 통합 프로세스를 제시하였다. 특히, 부품 단계에서부터 완성차 단계까지 연결된 통합 프로세스를 개발하기 위하여 실제 산업계의 완성차와 전장품 업체에서 적용하고 있는 개별 프로세스의 장단점을 비교 분석하였고, 전장품의 구성요소인 시스템, 소프트웨어, 하드웨어 등 분야별 프로세스의 상관관계 연구를 통해 수행하였다. 마지막으로 본 연구에서 제시한 통합 프로세스 모델은 현재 일부 전장품 업체에 적용되고 있으며, 모델 개선을 위한 모니터링을 진행하고 있다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.8-15
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• 2002

나선형 인덕터를 이용한 VCO를 MOSIS의 HP 0.5㎛ CMOS 공정으로 최적 설계하고 제작하였다. 나선형 인덕터의 SPICE 모델을 이용하여, Q지수(qualify factor)를 동작 주파수에서 최대화하기 위하여 레이아웃 변수인 금속선 폭, 회전수, 내경, 간격 등을 최적화하였다. 만약 동작주파수가 2㎓, 인덕턴스가 약 3nH이고, 금속선 두께 0.8㎛, 절연 산화막 두께 3㎛를 사용하는 MOSIS HP 0.5㎛ CMOS 공정의 경우 금속선 폭은 20 정도로 하는 것이 Q지수를 최대로 함을 확인하였다. 이렇게 최적화된 나선형 인덕터를 LC 공진 탱크에 사용하여 VCO를 설계, 제작 및 측정을 하였다. 측정은 온웨이퍼(on-wafer)상에서 HP8593E 스펙트럼 에널라이저를 이용하였다. 발진신호의 주파수는 약 1.61㎓이고, 컨트롤전압이 0V -2V변화할 때 발진주파수는 약 250㎒(15%) 변화하였으며, 출력 스펙트럼으로부터 중심주파수 1.61㎓에서 offset 주파수가 600㎑ 때의 위상잡음이 -108.4㏈c/㎐ 였다.

• Journal of Information Technology Applications and Management
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• 제9권3호
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• pp.113-127
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• 2002

The effort for software process improvement is lately surging its interest though it does not satisfy both developer and receiver In terms of low productivity, quality, delay and increasing cost. According to current research, software process improvement contributes to improvement of productivity, its Duality, reduction of development time and cost, and the prediction of the time limit for delivery, which means software process improvement affects competitive advantage among developers. The latest research is whether the investment for information technology substantially had effect on improvement of productivity. That is, software process improvement and maturity of software industries has influence upon economic efficiency and as a result, it plays an important role in whole industries. This research is that how does software process improvement using CMM (Capability Maturity Model) and SPICE (Software Process Improvement and Capability dEtermination) have a effect on factors of software engineering, and how does it have influence upon competitive advantage among SI firms. For this research, reusability, customizability, participation, and review & inspection are set to independent variable and process flexibility and process predictability are set to mediate Variable. Finally, competitive advantage among SI firms Is set to dependent variable. The targets for survey are laborers who work for SI firms. The result of this research is as follows: 1 ) Reusability, Customizability and participation is not rejected but review and Inspection is rejected in process flexibility which has significant level 0.05. 2) Reusability, Customizability and participation is not rejected but review and inspection Is rejected in process predictability which has significant level 0.05. 3) Process flexibility is not rejected and process predictability Is rejected in the competitive advantage of 51 industries which has significant level 0.05

• 전자공학회논문지
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• 제51권10호
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• pp.64-71
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• 2014

곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터-CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.1-9
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• 2011

멤리스터(Memristor)는 메모리 레지스터의 합성어로 흐른 전하량에 따라 저항이 스스로 변하고 전원이 끊긴 상태에서도 저항 상태가 기억되는 특수한 메모리 소자이다. 본 논문에서는 차세대 메모리소자로 주목받고 있는 멤리스터를 모델링하고 SPICE 시뮬레이션을 위한 behavior모델을 제시한다. 그리고 제안된 모델을 바탕으로 멤리스터 기반의 M_CAM(Memristor MOS content addressable memory)을 설계하였다. 제안된 M_CAM은 기존의 CAM에 비해서 단위 셀 면적과 평균 전력소모가 각각 40%, 96% 감소하였다. 칩은 0.13${\mu}m$ CMOS 공정에서 공급전압이 1.2V를 갖도록 설계되었다.