• 한국정보통신학회논문지
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• 제19권11호
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• pp.2649-2655
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 통과 대역 내에서 신호의 왜곡을 최소화하기 위해 Butterworth 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.405-408
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 특히 데시메이션 필터의 특성에 따른 고속 ADC의 SNDR의 저하가 크다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 넓은 입력 신호 주파수 대역 내에서 신호의 크기 왜곡을 최소화하기 위해 IIR filter 종류의 Butterworth filter 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터를 포함한 시스마-델타 ADC에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.111-117
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• 2004

The low-power design of the A/D converter is indispensable to achieve the compact bio-signal measuring device with long battery duration. In this paper, new decimation filter structure is proposed for the low-power design of the Sigma-Delta A/D converter in the bio-instruments. The proposed filter is based on the non-recursive structure of the CIC (Cascaded Integrator Comb) decimation filter in the Sigma-Delta A/D converter. By combining the CSD (Canonic Signed Digit) structure with common sub-expression sharing technique, the proposed decimation filter structure can significantly reduce the number of adders for implementation. For the fixed decimation factor of 16, the 15％ of power consumption saving is achieved in the proposed structure in comparison with that of the conventional polyphase CIC filter.

• 대한전자공학회논문지TC
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• 제46권9호
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• pp.31-38
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• 2009

이 논문에서는 Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식을 제안한다. 제안된 방식은 변조기의 SNR을 최대화하는 상위 10개의 이득 값 후보군을 선정한 후에 데시메이션 필터를 통과시켜 가장 작은 MSE를 보이는 이득 값을 최적의 이득으로 결정하는 방식이다. 1차의 단일 비트 변조기의 실험 모델을 통하여 변조기의 후보군 중 6위를 보인 이득 값이 가장 작은 MSE를 보였다. 제안된 방식은 변조기의 SNR을 최대화하는 기존의 아이디어와 데시메이션 필터로 사용되는 CIC 필터의 샘플합 특성을 이용하여 최적의 이득 값을 결정하는 장점을 갖는다. 이 논문에서 제안한 이득 최적화 방식은 변조기의 실험을 통하여 더 많은 후보군을 선정하여 CIC 필터를 시뮬레이션하면 더 좋은 결과를 얻을 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.34-45
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• 2007

오버샘플링(oversampling) 방식의 시그마-델타(sigma-delta) A/D 컨버터에서는 오버샘플링된 신호를 최종 Nyquist rate 으로 낮춰주는 디지털 데시메이션 필터가 필수적이다. 본 논문에서는 면적을 크게 줄이면서 time-to-market의 이점을 가져다주는 고해상도 시그마-델타(sigma-delta) A/D 컨버터용 디지털 데시메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개의 half-band FIR filter로 이루어져 있다. FIR필터에서 곱셈연산의 복잡성을 줄이고 면적을 최소화하기 위해 계수를 CSD(canonical signed digit) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 $0.25-{\mu}m$ CMOS 공정으로 제작되었고, 필터의 면적은 $1.36mm^2$ 이며 2.8224 MHz의 클럭 주파수에서 4.4 mW의 파워소모를 보였다. 측정 결과 높은 신호대 잡음 비(SNR)를 요구하는 디지털 오디오용 데시메이션(decimation) 필터의 사양을 충분히 만족시키고 있음을 볼 수 있다.

• 대한전자공학회논문지TC
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• 제47권4호
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• pp.1-8
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• 2010

이 논문에서는 Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식을 제안한다. 제안된 방식에서는 변조기의 SNR을 최대화하는 다수개의 이득 값 후보군을 먼저 선정한 후에 CIC 데시메이션 필터를 통과시켜 가장 작은 MSE를 보이는 이득 값을 결정하는 방식이다. 실험에 사용된 변조기는 단순화를 위하여 1차의 단일 비트 변조기를 사용하였다. 모의실험을 통하여 변조기의 후보군 중 2위를 기록한 이득 값이 가장 작은 MSE를 보였다. 제안된 방식은 변조기의 SNR을 최대화하는 기존의 아이디어와 데시메이션 필터로 사용되는 CIC 필터의 샘플 합 특성을 이용하여 최적의 이득 값을 결정하는 방식이다.

• 전기전자학회논문지
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• 제23권2호
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• pp.461-468
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• 2019

연속-시간 델타-시그마 ADC는 별도의 안티-엘리아싱 필터가 필요하지 않고, 이산-시간 델타-시그마 ADC에 비해 적은 전력 소모로 넓은 대역폭의 신호를 처리할 수 있는 등 여러 가지 장점을 가지고 있다. 그러나 델타-시그마 ADC의 특성상 높은 주파수의 클럭으로 신호를 샘플링 하여야 하기 때문에, 이를 낮은 데이터 레이트의 고해상도 디지털 신호로 에일리어싱 없이 낮춰 주기 위한 데시메이션 필터가 복잡하고 고속으로 동작해야 한다. 이 논문에서는 연속-시간 델타-시그마 ADC에 펄스-폭-변조를 적용한 구조를 제안하고 이 구조를 이용함으로써 데시메이션 필터를 룩업 테이블을 이용하여 간단하게 구현할 수 있음을 보인다.

• 한국정보통신학회논문지
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• 제5권4호
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• pp.630-638
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• 2001

본 논문은 기존의 고정밀 오디오 ADC 칩 내에서 통과대역 내에서 발생하는 감쇠 특성을 보상하기 위해 디지털 데시메이션 필터의 구조를 FIR와 IIR 필터를 혼합한 구조를 제시하였다. 제시된 AU 구조에 의해 기존의 디지털 데시메이션 필터 구조 보다 RAM과 MAC크기가 감소됨을 알 수 있었고, 6차 $\Delta\Sigma$ 변조기와 디지털 데시메이션 필터의 특성은 통과대역 내$(\leq\; 0.4535 \times fs)$에서 진폭은 $\pm0.0007dB,\; 0.4535\times fs$ 에서 감쇠는 -0.0013(dB), 저지대역 이상$(\geq\; 0.5465 \times fs)$에서 감쇠는 -110dB였고, 통과대역 내에서 군지연이 30.07/fs〔s〕이고, 군지연 오차가 0.1672%였으며, 군지연 특성은 기존 구조와 유사하였다.

• 한국정보통신학회논문지
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• 제12권2호
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• pp.309-314
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• 2008

계측 및 측정분야에 사용되는 아날로그-디지털 변환기는 우수한 선형성과 무시할 만큼 적은 dc 오프셋 특성을 갖으면서 높은 정밀도를 요구한다. 증분형(적분형) 데이터 변환기는 $\Delta{\Sigma}$ 변환기의 대부분의 장점을 보유하면서, 측정 응용분야에 적합한 해법을 제공한다. 또한 이러한 형태의 변환기는 오프셋 조정이 필요 없이 정확한 변환을 할 수 있다. 본 논문에서는 멀티채널을 통한 협대역 AC 신호를 변환시켜 주는 다중화 증분형 데이터 변환기의 구현 기술을 제안한다. 또한 동작 원리, 토폴로지, 그리고 디지털 decimation 필터 설계에 대해 논의한다. 마지막으로 시뮬레이션 결과를 통해 제안한 이론에 대한 타당성을 검증한다.