• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.490-493
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• 2002

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 side gate 길이와 side gate 전압에 대한 최적의 값을 조사하였다. main gate 50nm에서 각각의 side gate 길이에 대한 최적의 side gate 전압은 대략 3V이다. 또한, main gate 길이에 대한 최적의 side gate 길이는 대략 70nm이다. 이때, side gate 길이에 대한 전달 컨덕턴스 및 subthreshold slope에 대한 값들을 나타내었다. 이때 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.661-663
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• 2004

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 C-V 특성을 조사하기 위하여 side gate 길이와 side gate 전압을 변화시켜 조사하였다. Main gate 전압은 -5V에서 +5V까지 변화시켰으며, main gate 길이가 50nm, side gate 길이가 70nm, side gate 전압이 3V, drain 전압이 2V일때 우수한 C-V 특성을 얻었다. 이 때 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.777-779
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• 2003

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 C-V 특성을 조사하였다. Main gate 전압을 -5V에서 ＋5V까지 변화시킴으로써 main gate 길이가 50nm이고, side gate 길이가 70nm인 MOSFET의 C-V 특성을 조사하였다. 또한, Main gate 길이가 50nm인 double gate MOSFET의 side gate의 길이를 40nm에서 90nm로 변화시키면서 C-V 곡선을 비교ㆍ분석하였다. Side gate 길이가 줄어들수록 전달컨덕턴스는 증가하고, 커패시턴스는 감소하는 경향을 나타내었다. 게이트 전압이 1.8V일 때, side gate의 영향으로 C-V곡선에 굴곡이 나타났으며, 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.658-660
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• 2004

본 논문에서는 DG MOSFET의 main gate와 side gate사이의 산화층 두께, 그리고 main gate와 Si 기판 사이의 산화층 두께를 변화시킴으로써 전기적 특성을 조사하였다. Main gate와 side gate사이의 간화층 두께가 4nm이고 main gate와 Si 기판사이의 산화층 두께가 3nm일 때 최적의 전기적 특성을 보였다. 이때, side gate 전압은 3V, 그리고 drain 전압은 1.5V를 인가하였다. 결과적으로 DG MOSFET의 전기적 특성은 main gate와 side gate 사이의 산화층 두께보다 main gate와 Si기판사이의 산화층 두께가 중요함을 알았다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.690-692
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• 2003

본 논문에서는 main gate 50nm를 갖는 double gate MOSFET에서 side gate의 길이변화에 따른 주파수 특성을 조사하였다. side gate길이가 감소할수록 컷오프 주파수는 증가하는 것을 볼 수 있었다. 결과적으로 side gate 길이가 70nm일 때 최적의 동작 특성을 보였으며, 이때 컷오프 주파수는 41.4GHz로 매우 높은 컷오프 주파수를 갖음을 알았다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.693-695
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• 2003

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 동작 온도에 따른 전류-전압 특성을 조사하였다. main gate와 side gate 길이는 각각 50nm, 70nm로 하였으며, main gate와 side gate 전압이 각각 1.5V, 3.0V일 때 온도 변화에 따른 전류-전압 특성을 조사하였다. 실온에서보다 77K일 때가 전류-전압 특성이 우수하였으며, 이때 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국정보통신학회논문지
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• 제7권2호
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• pp.263-268
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• 2003

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET 구조를 조사하였다. MG가 50nm일 때 최적의 SG 전압은 약 3V임을 알 수 있었고, 각각의 MG에 대한 최적의 SG 길이는 약 70nm임을 알 수 있었다. DG MOSFET는 매우 작은 문턱 전압 roll-off 특성을 나타내고, 전류-전압 특성곡선에서 VMG=VDS=1.5V, VSG=3V인 곳에서 포화전류는 550$\mu\textrm{A}$/m임을 알 수 있었다. subthrehold slope는 82.6㎷/decade, 전달 컨덕턴스는 l14$\mu\textrm{A}$/$\mu\textrm{m}$ 그리고 DIBL은 43.37㎷이다 다중 입력 NAND 게이트 로직 응용에 대한 이 구조의 장점을 조사하였다. 이때, DG MOSFET에서 41.4GHz의 매우 높은 컷오프 주파수를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.498-501
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• 2002

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.

• 한국정보통신학회논문지
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• 제6권7호
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• pp.1074-1078
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• 2002

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제16권5호
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• pp.254-259
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• 2015

This paper reports the optimized mixed-signal performance of a high-voltage (HV) laterally double-diffused metaloxide-semiconductor (LDMOS) field-effect transistor (FET) with a dual gate oxide (DGOX). The fabricated device is based on the split-gate FET concept. In addition, the gate oxide on the source-side channel is thicker than that on the drain-side channel. The experiment results showed that the electrical characteristics are strongly dependent on the source-side channel length with a thick gate oxide. The digital and analog performances according to the source-side channel length of the DGOX LDMOS device were examined for circuit applications. The HV DGOX device with various source-side channel lengths showed reduced by maximum 37% on-resistance (R_ON) and 50% drain conductance (g_ds). Therefore, the optimized mixed-signal performance of the HV DGOX device can be obtained when the source-side channel length with a thick gate oxide is shorter than half of the channel length.