• Journal of information and communication convergence engineering
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• 제9권6호
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• pp.729-732
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• 2011

Power consumption during testing System-On-Chip (SOC) is becoming increasingly important as the IP core increases in SOC. We present a new algorithm to reduce the scan-in power using the modified scan latch reordering and clock gating. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power. Also, we apply the clock gated scan cells. Experimental results for ISCAS 89 benchmark circuits show that reduced low power scan testing can be achieved in all cases.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.7-13
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• 1997

To overcome the large hardware overhead attendant in the full scan design, the concept of partial scan design has emerged with the virtue of less area and testability close to full scan. Combinational Structure has been developed to avoid the use of sequential test generator. But the patterns sifted on scan register have to be held for sequential depth period upon the aid of the dedicated HOLD circuit. In this paper, a new levelized structure is introduced aiming to exclude the need of extra HOLD circuit. The time to stimulate each scan latch is uniquely determined on this structure, hence each test pattern can e applied by scan shifting and then pulsing a system clock like the full scan but with much les scan flip-flops. Experimental results show that some sequential circuits are levelized by just scanning self-loop flip-flops.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.30-37
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• 2006

본 논문은 테스트 수행 중 발생하는 전력 소모를 줄이기 위한 변경된 스캔 셀 구조를 제안하고 있다. 이는 스캔 이동 중에 조합 회로 부분에서 발생하는 천이를 억제할 뿐 아니라 동시에 스캔 체인 내에서 발생하는 천이도 감소시킨다. 뿐만 아니라 캡쳐 싸이클에서 발생하는 천이 또한 제한시킨다. 제안하는 방식은 test-per-scan BIST 구조에 적합하고 싱글 스캔 구조 뿐 아니라 멀티 스캔 구조에도 적응 가능하다. 실험 결과는 제안하는 방법이 기존의 방법들과 비슷한 수준의 고장 검출율을 가지면서 보다 적은 전력을 소모한다는 것을 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.582-594
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• 2016

Various test data compression techniques have been developed to reduce the test costs of system-on-a-chips. In this paper, a scan chain reordering algorithm for code-based test data compression techniques is proposed. Scan cells within an acceptable relocation distance are ranked to reduce the number of conflicts in all test patterns and rearranged by a positioning algorithm to minimize the routing overhead. The proposed method is demonstrated on ISCAS '89 benchmark circuits with their physical layout by using a 180 nm CMOS process library. Significant improvements are observed in compression ratio and test power consumption with minor routing overhead.

• 전자공학회논문지A
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• 제31A권6호
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• pp.199-208
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• 1994

This paper proposes a delay fault test technique for ICs and PCBs with the boundary-scan architectures supporting ANSI/IEEE Std 1149.1-1990. The hybrid delay fault model, which comprises both of gate delay faults and path delay faults, is selected. We developed a procedure for testing delay faults in the circuits with typical boundary scan cells supporting the standard. Analyzing it,we concluded that it is impractical because the test clock must be 2.5 times faster than the system clock with the cell architect-ures following up the state transition of the TAP controller and test instruction set. We modified the boundary-scan cell and developed test instructions and the test procedure. The modified cell and the procedure need test clock two times slower than the system clock and support the ANSI/IEEE standard perfectly. A 4-bit ALU is selected for the circuits under test. and delay tests are simulated by the SILOS simulator. The simulation results ascertain the accurate operation and effectiveeness of the modified mechanism.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.228-230
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• 2002

We present a new low power scan testing and test data compression method for System-On-a-Chip (SOC). The don't cares in unspecified scan vectors are mapped to binary values for low power and encoded by adaptive encoding method for higher compression. Also, the scan-in direction of scan vectors is determined for low power. Experimental results for full-scanned versions of ISCAS 89 benchmark circuits show that the proposed method has both low power and higher compression.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.125-128
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• 2001

In this paper, we propose a low power Scan-based Built-ln Self Test based on circuit partitioning and pattern suppression using modified test control unit. To partition a CUT(Circuit Under Testing), the MHPA(Multilevel Hypergraph Partition Algorithm) is used. As a result of circuit partition, we can reduce the total length of test pattern, so that power consumptions are decreased in test mode. Also, proposed Scan-based BIST architecture suppresses a redundant test pattern by inserting an additional decoder in BIST control unit. A decoder detects test pattern with high fault coverage, and applies it to partitioned circuits. Experimental result on the ISCAS benchmark circuits shows the efficiency of proposed low power BIST architecture.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.39-44
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• 2008

스캔 테스트 기법은 효과적인 테스트 성능 향상 기법이지만, 이를 위한 테스트 수행 시간이 너무나 길어진다는 단점이 있다. 본 논문에서는 동일한 테스트 입력을 이용하는 Illinois 스캔 기법을 기반으로 한 효율적인 스캔 테스트 기법을 제안한다. 제한하는 방안은 다수의 스캔 입력에 선택적으로 접근하여 다중 스캔 기법의 효과를 최대한으로 이용한다. 실험 결과는 제안하는 방안이 입력을 공유하기 위한 효율을 극대화 하여 매우 적은 테스트 시간과 테스트 데이터만을 필요로 함을 보여준다.

• 핵의학기술
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• 제19권2호
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• pp.63-67
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• 2015

환자의 호흡에 의해 발생되는 인공물의 감소를 위한 다양한 방법들 중 호흡동조 시스템(이하 Q static scan)과 비교하여 CTAC Shift 보정방법, Additional scan(추가 검사방법)을 평가해보고자 한다. 본 연구는 2015년 2월에서 5월까지 본원을 내원한 환자들 중 영상에서 호흡에 의해 인공물이 발생한 환자 10명을 대상으로 진행하였으며 장비는 PET-CT Discovery 710 (GE Healthcare, MI, USA)과 호흡동조 시스템인 Varian사의 RPM system을 사용하였다. 환자는 24시간동안의 운동금지, 12시간동안 커피와 담배 금지, 8시간동안 금식을 한 후 충분한 수분을 섭취하고 도착시 혈관확보를 한 후 혈당 체크를 진행하며 $^{18}F$-FDG를 kg당 5.18 Mbq을 주사하였다. 그 후 1시간동안 안정을 취하고, 배뇨 후 검사를 진행하였다. CT조건은 관전압 120 kVp와 관전류 60 mAs, DFOV는 70 cm, Matrix size는 $192{\times}192$으로 모두 동일하게 진행하였다. 인공물이 발생한 영상을 기준으로 Additional scan, 호흡동조 시스템을 연동한 Q static scan, CTAC Shift 보정방법을 통해 영상화하였다. 각각의 영상에서 인공물의 감소를 비교하였으며, 육안적 평가와 SUVmax의 변화를 측정하였다. 인공물이 발생한 Whole body scan(WBS)을 통해 얻은 영상 대비 CTAC Shift 보정방법을 통해 얻은 영상의 경우 12~56%, Q static scan 영상은 17~54%, Additional scan 영상은 -27~46%의 변화율을 보였다. Blind Test에서는 CTAC Shift 보정영상이 4점으로 가장 높은 점수를 얻었고 Q static scan 영상이 3.5점, Additional scan 영상이 3.4점의 점수를 얻었다. Oneway ANOVA 검정을 통해 기준이 된 WBS scan 영상과 세 가지 Scan방법간에 유의한 차이를 보였으며(p<0.05) 세 가지 Scan방법간에는 유의한 차이를 보이지 않았다(p>0.05). 그러나 Blind test에서는 세 가지 Scan방법간의 유의한 차이를 보였다. Additional scan과 Q static scan은 CTAC Shift 보정 방법보다 시간이 소요되며 환자에게 CT 재촬영에 의한 과피폭이 우려되며 Q static scan은 호흡의 기복이 심하거나 통증으로 인해 호흡 주기가 불규칙한 환자의 경우 적용하기에 어려움이 있다. CTAC Shift 보정 방법의 경우 제한적으로 보정이 가능하며 그 범위 또한 제한적이다. 이를 보완하기 위해 각 병원의 시스템을 적절히 이용하고 각 방법의 장점의 여러 요소들을 발전시킨다면 진단적 가치를 높이기 위한 방법의 하나로써 유용할 것으로 사료된다.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.79-88
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• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.