• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.105-112
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• 1998

본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로(ESP: Extended Scan Path) 구조를 제안한다. 보드를 시험하기 위한 기존의 구조로는 단일 스캔경로와 다중 스캔 경로가 있다. 단일 스캔경로 구조는 시험 데이타의 전송 경로인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시 보드마다별도의 신호선이 추가된다 그러므로 기존의 두 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP 구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지않는다. 뿐만 아니라, 비스트 (BIST: Built In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 본 논문에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서 수치적 비교를 한다.

• 한국멀티미디어학회논문지
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• 제4권6호
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• pp.570-578
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• 2001

경계 주사 구조(Boundary Scan Architecture)기 법은 복잡한 인쇄 회로 기판(PCB : Printed Circuit Board)을 테스트하기 위해 도입되었다. 이러한 경계 주사 구조는 시스템의 정상 동작에 간섭을 주지 않고 시스템의 동작 상태를 실시간 모니터링 하는데 대단한 잠재력을 지니고 있다. 본 논문에서는 경계 주사 구조를 이용하여 시스템의 작동 상태를 실시간으로 모니터 하기 위한 새로운 실장 제어기를 제안하고 설계한다. 제안된 실시간 모니터링 실장 제어기는 경계 주사 구조의 경계 주사 셀 제어기(Test Access Port Controller)와 범용 실장 제어기(Embedded Controller)로 구성되어 있다. 제안된 경계 주사 구조를 이용한 실시간 모니터링 실장제어기는 하드와이어의 자원을 절약해 주고 경계 주사 구조를 지니고 있는 칩에 쉽게 인터페이스 된다. 실험 결과는 제안된 실장제어 기가 시스템의 동작 상태를 실시간 모니터 하는데 호스트 컴퓨터에 의한 모니터 링에 비해 효과적임을 보여준다.

• 한국정보처리학회논문지
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• 제3권7호
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• pp.1924-1937
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• 1996

본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로 (ESP: Exlended Scan Path)와 절차를 제안한다. 보드률 시험하기 위한 기존의 구조로는 단일 스캔 경로와 다중 스캔 경로가 있다. 단일 스캔 경로 구조는 시험 데이자의 전송 경로 인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에 올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시보드마다 별도의 신호선이 추가된다. 그러므로 기존의 주 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지 않는다. 뿐만 아니라, 비스트(BIST: BUILT In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 또한 ESP 구조를 다중 스캔 경로 구조와 비교하면, 스캔 경로마다 신호선을 공통으로 사용함으로써 다중 보드 시험 시 추가되는 신호선이 없다. 본 논문 에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서, ISCAS '85벤치 마크 회로를 대상으로 각 구조의 시험 수행 시간을 비교하여 우수함을 보였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권11호
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• pp.637-642
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• 2000

IEEE 1149.1 boundary scan architecture is used as a standard in board-level system testing. The simplicity of this architecture is an advantage in system testing, but at the same time, it it makes a limitation of applications. Because of several problems such as 3-state net conflicts, or ambiguity issues, interconnect testing for multi-drop multi-board systems is more difficult than that of single board systems. A new approach using IEEE 1149.1 boundary scan architecture for multi-drop multi-board systems is developed in this paper. Adding boundary scan cells on backplane bus lines, each board has a complete scan-chain for interconnect test. This new scan-path insertion method on backplane bus using limited 1149.1 test bus less area overhead and mord efficient than previous approaches.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.1-8
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• 2009

스캔 기반 테스트 방법은 큰 순차 회로를 테스트하기 위한 매우 효율적이며 널리 사용되는 방법이다. 그러나 스캔 기반 테스트 방법은 테스트 패턴을 긴 스캔 체인을 통해서 순차적으로 인가해야 하기 때문에 긴 테스트 인가 시간을 필요로 한다. 또한, 스캔 쉬프트 동작이 정상 동작과 비교할 때 전력 소모를 급격히 증가시킨다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 테스트 패턴 인가 시간과 테스트시의 전력 소모를 줄이기 위한 새로운 스캔 구조를 제안한다. 제안하는 스캔 구조는 스캔 체인을 여러 개의 세그먼트로 분할하고 specified bit를 포함하지 않는 세그먼트들을 바이패스 한다. 바이패스 되는 스캔 세그먼트들은 테스트 패턴 인가 동작에서 제외되기 때문에 테스트 패턴 인가 시간과 테스트시의 소모 전력이 상당히 줄어들게 된다.

• Journal of Electrical Engineering and Technology
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• 제4권4호
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• pp.559-565
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• 2009

Power dissipation during scan testing is becoming an important concern as design sizes and gate densities increase. The high switching activity of combinational circuits is an unnecessary operation in scan shift mode. In this paper, we present a novel architecture to reduce test power dissipation in combinational logic by blocking signal transitions at the logic inputs during scan shifting. We propose a unique architecture that uses dmuxed scan flip-flop (DSF) and transmission gate as an alternative to muxed scan flip-flop. The proposed method does not have problems with auto test pattern generation (ATPG) techniques such as test application time and computational complexity. Moreover, our elegant method improves performance degradation and large overhead in terms of area with blocking logic techniques. Experimental results on ITC99 benchmarks show that the proposed architecture can achieve an average improvement of 30.31% in switching activity compared to conventional scan methods. Additionally, the results of simulation with DSF indicate that the powerdelay product (PDP) and area overhead are improved by 28.9% and 15.6%, respectively, compared to existing blocking logic method.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.79-88
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• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제13권4호
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• pp.87-95
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• 2008

경계면 스캔 구조는 시험대상회로의 출력 값들을 캡쳐하여 스캔경로를 이용하여 TDO로 직렬출력하여 출력 값을 관찰할 수 있는 시험구조이며, Sample/preload명령어를 이용하여 시험대상회로의 특정한 한 순간의 출력만을 캡쳐하여 직렬출력하여 분석할 수 있다. 본 논문에서는 4비트 비동기 카운터회로를 시험대상회로로 선정하고, 정상동작중인 카운터의 특정 출력을 지정하여 특정한 순간의 정적인 출력이 아닌, 연속적인 동적인 출력 값들을 다른 출력결과의 영향 없이 지속적으로 TDO로 출력하여 관찰할 수 있는 선택 가능한 관측점을 가진 시험구조와 시험절차를 개발하였다. 본 논문에서 제안하는 선택 가능한 관측점을 가진 시험구조는 표준에서 정한 시험동작을 정상적으로 수행하며, 관측점의 설정을 위한 명령어가 추가되었다. 4비트 카운터회로에 제안된 선택 가능한 관측점 시험구조를 적용 설계하고, 관측점 설정 명령어를 사용한 시험절차를 Altera의 Max 10.0을 이용한 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권3호
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• pp.85-97
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• 2002

STUMPS는 스캔 구조를 이용한 자체 테스트로 널리 사용되는 기술이다. 다중 스캔 체인에 STUMPS를 적용할 때 병렬 패턴 생성기로 사용되는 LFSR은 인접한 비트 시퀀스 사이에 높은 correlation이 존재하므로 회로의 고장 검출률을 저하시킨다. 이러한 문제를 해결하기 위해서 하드웨어 오버헤드 증가에도 불구하고 LFSR과 스캔 체인의 입력 사이에 부가적인 조합회로가 놓인다. 본 논문은 다중 스캔 체인을 갖는 순차회로에 대해 회로 자체의 스캔 체인들을 사용하여 유사 무작위 테스트 패턴을 생성하는 효과적인 테스트 패턴생성 방법과 그 구조를 소개한다. 제안된 테스트 패턴 생성 기술은 기존에 패턴 생성기로 사용되는 LFSR과 조합회로의 구성을 사용하지 않으므로 하드웨어 오버헤드를 줄일 수 있으며 충분히 높은 고장 검출률을 얻을 수 있다. 또한 스캔 체인 당 단지 수 개의 XOR 게이트만이 회로 변형을 위해 필요하므로 설계가 매우 간단하다.

• ETRI Journal
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• 제30권3호
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• pp.412-420
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• 2008

A new scan partition architecture to reduce both the average and peak power dissipation during scan testing is proposed for low-power embedded systems. In scan-based testing, due to the extremely high switching activity during the scan shift operation, the power consumption increases considerably. In addition, the reduced correlation between consecutive test patterns may increase the power consumed during the capture cycle. In the proposed architecture, only a subset of scan cells is loaded with test stimulus and captured with test responses by freezing the remaining scan cells according to the spectrum of unspecified bits in the test cubes. To optimize the proposed process, a novel graph-based heuristic to partition the scan chain into several segments and a technique to increase the number of don't cares in the given test set have been developed. Experimental results on large ISCAS89 benchmark circuits show that the proposed technique, compared to the traditional full scan scheme, can reduce both the average switching activities and the average peak switching activities by 92.37% and 41.21%, respectively.