• 마이크로전자및패키징학회지
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• 제11권1호
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• pp.29-36
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• 2004

초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 거동을 살펴보았다. 초박형 실리콘 칩(t<30$\mu\textrm{m}$)은 표면손상의 가능성을 배제하기 위해 KOH및 TMAH둥을 이용한 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{Kapton}$에 바로 실장 되었다. 실리콘칩과 $Kapton^\circledR$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이를 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적어서 연성회로 기판을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽입이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.

• International Journal of Precision Engineering and Manufacturing
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• 제6권3호
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• pp.24-28
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• 2005

Stress state of chip formation zone is one of the main problems in metal cutting mechanics. In two-dimensional case this process is usually considered as consistent shears of work material along one of several shear surfaces, separating chip from workpiece. These shear planes are assumed to be trajectories of maximum shear stress forming corresponding slip-line field. This paper suggests a new approach to the constriction of slip-line field, which implies uniform compression in chip formation zone. Based on the given model it has been found that imaginary shear line in orthogonal cutting is close to the trajectory of maximum normal stress and the problem about its determination has been considered as well. It has been shown that there is a second central slip-line field inside chip, which corresponds well to experimental data about stress distribution on tool rake face and tool-chip contact length. The suggested model would be useful in understanding mechanistic problems in machining.

• 자원리싸이클링
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• 제6권4호
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• pp.24-30
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• 1997

최근 금속 스크랩의 재활용에 있어서 고품질의 2차지금을 제조하고자 하는 연구가 진행되고 있다. 본 연구에서는 알루미늄 주조품의 기계가공 후 발생하는 알루미늄 Chip을 보다 효율적이고 신속하게 재활용하기 위하여 vortex melting법을 수행하였다. Vortex melting 기술을 chip의 용해공정에 도입하였다. 최적의 vortex 깊이는 수모델 실험을 통하여 결정되었는데, 교반자의 형상, 위치, 회전속도 및 수위 등에 의해 결정된다. Chip의 용해전 상온, 200, 300, $400^{\circ}C$에서 예열하여 vortex의 중앙에 투입하엿다. 따라서, 온도에 따른 회수율을 결정할 수 있었다. 본 실험의 결과로서, 최적의 vortex 깊이는 교반자의 형상, 회전속도에 의해서만 영향을 받으며, 최고의 회수율, 97%는 chip의 예열온도가 $300^{\circ}C$일 경우 얻어졌다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• KSBB Journal
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• 제20권3호
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• pp.197-204
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• 2005

이상 랩온어칩에서 사용된 생물분리 방법과 그 예를 소개하였다. 랩온어칩에서는 수백 마이크로미터 이하의 미세 채널을 사용하므로 유사한 크기의 채널을 사용하는 capillary electrophoresis에서 사용되었던 기법들이 가장 많이 활용되어왔으며, 랩온어칩 내에서 물질분리를 위한 기본 방법으로 적용되어왔다. 현재까지 CE에 사용되었던 기법들은 모두 랩온어칩 상에 구현된 바 있으며, 이러한 기술들은 랩온어칩의 활용 가능성 및 활용 분야 증대에 크게 기여하였다. 이외에도, laminar flow의 특성을 이용하거나, 막을 제작하거나, 추출 기법을 활용하는 등의 다양한 시도가 있었다. 그러나, high-throughput, 이동형 장비를 지향하는 랩온어칩에서 고전압을 사용하는 경우 활용에 제약을 가져올 수 있어, 용도에 맞는 적절한 분리기술의 개발 및 선택이 랩온어칩의 활용 가능성을 결정짓는 중요한 요인이 될 것으로 판단된다.

• 한국유기농업학회지
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• 제10권4호
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• pp.69-78
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• 2002

춘작 재배시 가공용 감자 품종의 품질 요인을 분석하고 저장중 glucose 및 sucrose 함량과 chip color의 변화를 알기 위해하여 99년 4월 1일부터 7월 10일까지 재배한 감자 품종을 104일 동안 저장하여 춘작 재배에 가장 좋은 품질을 나타내는 품종 및 요인을 밝혀내기 위한 조사 결과는 다음과 같다. 1. 생육 중 잎의 질소 농도는 생식 행장 초기와 괴경 성숙 단계인 개화 말기에 잎의 질소 농도가 급격히 낮아지는 경향이 있었다. 2. 생육중 잎의 K+ 농도는 종생종은 70일 만생종인 snowden은 90일부터 높게 나타나 약 20일간의 차이를 보였다. 3. Snowden 품종은 춘작재배시 110일 이상 수확 일수 확보가 어려워 춘작 재배 품종으로는 부적합한 것으로 나타났다. 4. Solid 함량과 sugar 함량은 chip color에 많은 영향을 주었으며, solid가 높을수록 sugar 함량이 낮고 저장 중품질의 변화가 적었다.

• 한국정보과학회논문지:시스템및이론
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• 제32권9호
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• pp.465-474
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• 2005

고집적 SoC 설계시에 버스방식의 온칩 통신은 대역폭이 제한되는 문제점이 있고 NoC (Network-on-Chip) 방식에서는 구현의 복잡도가 증가하는 문제점이 있다. 본 논문에서는 이러한 문제점을 극복하는 새로운 온칩 통신 규격인 SNP(Soc Network Protocol)를 소개한다. SNP는 기존 버스의 신호선들을 세 가지 그룹인 제어(control), 주소(address), 데이타(data)로 나눈 뒤 하나의 채널을 통해 전송함으로써 신호선의 수를 줄인다. SNP 채널은 대칭구조로 사용되기 때문에 마스터-슬레이브 통신 방식뿐만 아니라 마스터-마스터 통신도 효율적으로 지원한다. 하나의 전송에 필요한 신호 그룹의 진행 규칙을 SNP 규격으로 정의하고, 동일한 정보가 반복적으로 전달되는 것을 방지하는 페이즈 복원 기능을 제안하여 통신대역을 효율적으로 사용할 수 있도록 한다. 산업계 표준 규격인 AMBA AHB와 비교한 결과 멀티미디어 타입의 데이타 전송시에 $54\%$의 신호선수만으로도 대등한 대역폭을 지원할 수 있음을 보인다.

• 전자공학회논문지D
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• 제35D권4호
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• pp.40-46
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• 1998

Leakage phenomena of flip-chip structures on common GaAs and alumina main substrates are characterized using the spectral domain approach to reduce the possible chip-to-chip crosstald and transmission resonance. We have found taht the longitudinal section magnetic mode is dominant for the coplanar waveguide leakage andthe leakage can be suppreassed by properly managing the gap height and the main substrate thickness in addition to the dielectric constant. These calculation results will be helpful for designing and flip-chip packagaing of high-frequency integrated circuits.

• 전자공학회논문지A
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• 제31A권10호
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• pp.161-172
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• 1994

This paper describes the design of a neurochip with on-chip learning capability in hardware with multiple processing elements. A digital architecture is adopted because its flexiblity and accuracy is advantageous for simulating the various application systems. The proposed chip consists of several processing elements to fit the large computation of neural networks, and has on-chip learning capability based on error back-propagation algorithm. It also minimizes the number of blobal control signals for processing elements. The modularity of the system makes it possible to buil various kinds of boards to match the expected range of applications.

• 전기전자학회논문지
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• 제23권4호
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• pp.1203-1207
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• 2019

As the number of IP cores has been increasing in a System-on-Chip (SoC), multiple routers are included in on-chip-networks. Each router has its own arbitration policy and it is difficult to obtain a desired arbitration result by combining multiple routers. Allocating desired bandwidths to the ports across the routers is more difficult. In this paper, a guaranteed bandwidth allocation scheme using an IP-level QoS control is proposed to overcome the limitations of existing local arbitration policies. Each IP can control the priority of a packet depending on the data communication requirement within the allocated bandwidth. The experimental results show that the proposed mechanism guarantees for IPs to utilize the allocated bandwidth in multiple router on-chip-networks. The maximum error rate of bandwidth allocation of the proposed scheme is only 1.9%.