• 한국전자거래학회지
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• 제20권4호
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• pp.1-17
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• 2015

낙동강 하굿둑의 주요 기능인 염수피해 방지와 홍수 배제를 효과적으로 수행하기 위하여, 주요 지점의 하천 수위 변화를 감시하여 하굿둑 수문(水門) 운영에 신속히 반영할 수 있도록 하천수위감시시스템을 구축하였다. 하굿둑 운영에 직접 영향을 미치는 낙동강 본류 3개 지점에 PLC와 공중통신망을 이용하여 시스템을 구축하고, 하굿둑 통합운영시스템과 연계하였다. PLC를 활용하여 안정성과 범용성을 확보하고 유지관리의 편의성을 제고할 수 있었다. 전원 제어장치를 설치하여 경고장 발생 시 원격에서 신속히 조치를 취한 뒤, 초기화할 수 있도록하여 현장까지의 출동 횟수를 대폭 감소시킬 수 있었다. 현장 데이터 저장 기능을 추가하여, 통신망 이상 등으로 데이터가 센터로 전송되지 못할 경우를 대비하였으며, 통신망은 공중통신망인 ADSL(FTTH)을 이용하여 경제성을 고려하였고, CDMA(M2M)를 보조망으로 구성하여 이중화하였다. 공중통신망의 보안 취약성을 보완하기 위하여 전용망과 같은 효과를 볼 수 있도록 VPN을 각각 설치하고, 가상사설망을 통하여 센터와 관측국이 통신하도록 하였다. 일반적으로 하천 수위관측국에는 목적에 따라 전용의 원격터미널을 이용하고 있으나, 본 사례는 범용적인 PLC를 이용하여 개방적 구조의 시스템을 구축함으로써, 향후 유역통합물관리에 대비하여 여러시스템간의 인터페이스와 유지관리의 용이성, 보안성, 경제성을 고려한 모델이라는 점에 의의가 있다.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.14-23
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• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

• 문화기술의 융합
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• 제3권4호
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• pp.1-19
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• 2017

죽음의 문화는 삶의 문화의 반쪽이라는 의미에서 상보적(相補的)이다. 3개의 이승 정낭과 2개의 묘(墓)의 저승 신문(神門)은 올레길 공간체로 연결되어 있다. 그 공간체에는 삶과 죽음사이의 상생(相生)과 상극(相剋)이 공존하는 상보성(相補性)(complementarity) 원리가 제주 문화(文化)에 숨어있다. 대(對)와 대(待)이다. 즉 반대되는 것은 서로 보완적이다란 말이 "(Contraria Sunt Complementa 라틴어)" 서로 대립하면서도 서로 의존하는 관계로 서로가 서로를 품은 관계를 뜻한다. 정낭은 통신 원리로 사용될 뿐 아니라 인체의 RNA Codon에 기본 원리로 사용된다. 또한, 묘의 사각형 산담 귓돌과 한국의 태극과 괘(卦), 유전자(RNA)의 괘(卦), 연결고리의 유사성 Pattern을 들 수 있다. 제주에는 흑용만리 곡선밭담과 사각형 산담이 들판에 펼쳐있다. 제주에서 돌담은 괸담(Stone Networks)으로 연결되고, 괸담의 관습상 발음이 되는 괸당은 친족(Relative Family Networks)로 연결된다. 조상의 명당 묘와 자손들 관계는 영혼적으로 동기감응(同氣感應: Soul Synchronizing the Ancestor to Offspring)이 되어 발복(發福: Change in Future)이 된다고 믿고, 육체적인 피(血)인 유전인자가 자식들에게 직접 전수된다. DNA RNA를 행렬식으로 표시했다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.62-71
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• 2001

본 논문은 CMOS 이미지 센서에서 획득한 영상의 품질을 개선하기 위한 실시간 전처리 프로세서의 설계를 제시한다. CMOS 이미지 센서는 기존 IC와의 통합, 저전력소모, 저가격화등의 다양한 이점을 갖지만, 기존의 CCD 소자로부터 획득한 영상에 비해 열등한 품질의 영상을 제공하는 단점이 있다. CMOS 이미지 센서의 이러한 물리적 한계를 극복하기 위해 본 논문에서 제안하는 전처리 프로세서에는 색상 보간, 색상 보정, 감마 보정, 자동 노출 조정 등의 기본적인 전처리 알고리즘 외에 공간 가변적 대비 향상 알고리즘이 포함되었다. 여기에서 제안하는 전처리 프로세서는 이러한 알고리즘을 효율적으로 구현하기 위한 하드웨어 구조를 가지며, VHDL 언어를 이용하여 설계 및 검증되었다. 설계된 전처리 프로세서는 합성 결과 약 19K의 논리 게이트를 포함하였으며, 이는 저가격의 PC 카메라 구현에 적합하다. 제안된 전처리 프로세서의 실시간 동작 여부를 검증하기 위해 설계된 전처리 프로세서는 Altera사의 Flex EPF10KGC503-3 FPGA 칩으로 구현되었으며, 성공적으로 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.80-88
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• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.

• 한국항행학회논문지
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• 제15권2호
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• pp.213-220
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• 2011

본 논문에서는 최대 4개의 송 수신 안테나를 지원 가능한 $4{\times}4$ 다중 안테나 (MIMO) 시스템에서 채널의 dimension을 축소함으로써 복잡도를 줄일 수 있는 저복잡도 채널 전처리 프로세서를 제안하고 구현한다. 제안된 채널 전처리 프로세서는 채널의 일부분을 간섭신호라 간주하고 제거하는 GIS 행렬을 구하는 데 있어서 행렬의 역행렬과 행렬간의 승산 연산을 줄이기 위해, QR 분해 기법을 이용하여 $4{\times}4$ MIMO 채널 전처리 프로세서의 복잡도를 최소화한다. 또한, 로그 수체계를 이용하여 행렬간의 복소수 승산을 가산으로, QR 분해 기법의 사용으로 인해 생기는 나눗셈 연산을 감산 연산으로 대체함으로써 연산기의 단순화를 진행하고, 이를 통해 하드웨어 복잡도를 크게 감소시킨다. 제안된 채널 전처리 프로세서는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS 규격 셀 라이브러리를 사용하여 합성되었다. 그 결과 기존의 2의 보수 수체계를 이용한 채널 전처리 프로세서의 설계 구조 대비 로그 수체계를 이용한 제안된 채널 전처리 프로세서의 하드웨어 복잡도가 20.2% 가량 감소됨을 확인하였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.416-419
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기의 실시간처리를 위한 효율적인 하드웨어 변환기 하드웨어 설계를 제안한다. HEVC 부호기는 율-왜곡 비용을 비교하여 변환 모드($4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$)를 결정한다. 율-왜곡비용은 변환과, 양자화, 역양자화, 역변환을 통해 계산된 왜곡값과 비트량으로 결정되므로 상당한 연산량과 소요시간이 필요하다. 따라서 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환 모드를 결정하는 새로운 방법을 제안한다. 또한, 제안하는 하드웨어구조는 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$ 변환 모드에 대한 공통 연산기와 멀티플렉서, 재귀 가감산기, 쉬프터 만으로 구현하여 연산량을 대폭 감소시켰다. 제안하는 변환 모드 결정 방법은 HM 10.0과 비교하여 BD-PSNR은 0.096, BD-Bitrate는 0.057 증가하였으며, 인코딩 시간은 약 9.3% 감소되었다. 제안된 하드웨어는 TSMC 130nm CMOS 표준 셀 라이브러리로 합성한 결과 최대 동작 주파수는 200MHz, 약 256K개의 게이트로 구현되었으며, 140MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@60fps$의 실시간 처리가 가능하다.