Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Implementation of Turbo Decoder Based on Two-step SOVA with a Scaling Factor

비례축소인자를 가진 2단 SOVA를 이용한 터보 복호기의 설계

  • Kim, Dae-Won (School of Electrical Engineering and Computer Science Kyungpook National University) ;
  • Choi, Jun-Rim (School of Electrical Engineering and Computer Science Kyungpook National University)
  • 김대원 (慶北大學校 電子工學科) ;
  • 최준림 (慶北大學校 電子工學科)
  • Published : 2002.11.01
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Abstract

Two implementation methods for SOVA (Soft Output Viterbi Algorithm)of Turbo decoder are applied and verfied. The first method is the combination of a trace back (TB) logic for the survivor state and a double trace back logic for the weight value in two-step SOVA. This architecure of two-setp SOVA decoder allows important savings in area and high-speed processing compared with that of one-step SOVA decoding using register exchange (RE) or trace-back (TB) method. Second method is adjusting the reliability value with a scaling factor between 0.25 and 0.33 in order to compensate for the distortion for a rate 1/3 and 8-state SOVA decoder with a 256-bit frame size. The proposed schemes contributed to higher SNR performance by 2dB at the BER 10E-4 than that of SOVA decoder without a scaling factor. In order to verify the suggested schemes, the SOVA decoder is testd using Xillinx XCV 1000E FPGA, which runs at 33.6MHz of the maximum speed with 845 latencies and it features 175K gates in the case of 256-bit frame size.

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

Keywords

References

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