• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.800-807
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• 2006

To enhance the conversion speed more fast, we separate the determination process of MSB and LSB with the two independent ADC circuits of the Incremental Sigma Delta ADC. After the 1st Incremental Sigma Delta ADC conversion finished, the 2nd Incremental Sigma Delta ADC conversion start while the 1st Incremental Sigma Delta ADC work on the next input. By determining the MSB and the LSB independently, the ADC conversion speed is improved by two times better than the conventional Extended Counting Incremental Sigma Delta ADC. In processing the 2nd Incremental Sigma Delta ADC, the inverting sample/hold circuit inverts the input the 2nd Incremental Sigma Delta ADC, which is the output of switched capacitor integrator within the 1st Incremental Sigma Delta ADC block. The increased active area is relatively small by the added analog circuit, because the digital circuit area is more large than analog. In this paper, a 14 bit Extended Counting Incremental Sigma-Delta ADC is implemented in $0.25{\mu}m$ CMOS process with a single 2.5 V supply voltage. The conversion speed is about 150 Ksamples/sec at a clock rate of 25 MHz. The 1 MSB is 0.02 V. The active area is $0.50\;x\;0.35mm^{2}$. The averaged power consumption is 1.7 mW.

• 전자공학회논문지
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• 제54권1호
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• pp.26-32
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• 2017

본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.234-240
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• 2013

본 논문에서는 단일-극 커패시터 방식의 터치센서를 위한 incremental 델타-시그마 아날로그-디지털 변환기를 설계하였다. 델타-시그마 모듈레이터의 구조는 단일비트 2차 cascade of integrators with distributed feedback(CIFB)를 사용하였으며 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작하였다. Incremental 델타-시그마 아날로그-디지털 변환기의 입력으로 이어지는 센서가 넓은 입력 범위를 얻고 높은 정확성을 가지도록 변환기 앞에 shielding 신호와 디지털적으로 조절 가능한 오프-셋 커패시터를 위치시켰다. 본회로의 공급전압은 2.6 V에서 3.7 V이며 ${\pm}10-pF$의 입력범위를 가지고 fF 이하의 해상도를 필요로 하는 단일-극 커패시터 방식의 터치센서에 적합하다.

• 전자공학회논문지
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• 제49권10호
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• pp.148-158
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• 2012

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 $0.18{\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 kHz 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 dB의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}0.25$ LSB (16-bit 기준), integral nonlinearity (INL)은 ${\pm}0.2$ LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 $941.6{\mu}W$ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
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• pp.47-50
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• 2002

An extended-counting analog to digital converter (ADC) is designed to have a high resolution(14bit) with low power consumption and small dia area. First order sigma-delta modulator with a simple counter for incremental operation eliminates the need of big decimation filter in conventional sigma-delta type ADC. To improve the accuracy and linearity, extended mode of successive approximation is followed. For 14-bit conversion operation, total 263 clocks(1 clock for reset, 256 clocks for incremental operation and extended 6 clocks for successive approximation operation) are needed with the sampling rate of 10 Ms/s This ADC is implemented in a 0.6um standard CMOS technology with a die area of 1 mm ${\times}$ 0.75 mm.

• 전기전자학회논문지
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• 제26권2호
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• pp.299-305
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• 2022

다양한 물리적 신호를 디지털 신호 영역에서 처리하기 위해서 센서의 출력을 디지털로 변환하는 아날로그-디지털 변환기 (ADC)는 시스템 구성에 있어 매우 중요한 구성 블록이다. 센서 신호 처리를 위한 아날로그 회로의 역할을 디지털로 변환하는 추세에 따라 이러한 ADC의 해상도는 높아지는 추세이다. 또한 ADC는 모바일 기기의 배터리 효율 증대를 위해서 저전력 성능이 요구된다. 기존 integrating 시그마-델타 ADC의 경우 고해상도를 가지는 특징이 있지만, 저전압 조건과 미세화 공정으로 인해 적분기의 연산증폭기 이득 오차가 증가해 정확도가 낮아지게 된다. 이득 오차를 최소화하기 위해 버퍼 보상 기법을 적용할 수 있지만 버퍼의 전류가 추가된다는 단점이 있다. 본 논문에서는 이와 같은 단점을 보완하고자 버퍼를 스위칭하며 전류를 최소화시키고, 하이패스 바이어스 회로를 통해 settling time을 향상시켜 기존과 동일한 해상도를 갖는 ADC를 설계하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.514-517
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• 2018

센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다. 연속 근사 레지스터(SAR: successive-approximation-register) ADC의 경우 저전력 동작이 가능하나 공정상 부정합으로 인해 해상도에 한계가 있다. 본 논문에서는 이러한 단점들을 극복하기 위한 ADC 구조 개선에 대해 살펴본다.

• 한국정보통신학회논문지
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• 제12권2호
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• pp.309-314
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• 2008

계측 및 측정분야에 사용되는 아날로그-디지털 변환기는 우수한 선형성과 무시할 만큼 적은 dc 오프셋 특성을 갖으면서 높은 정밀도를 요구한다. 증분형(적분형) 데이터 변환기는 $\Delta{\Sigma}$ 변환기의 대부분의 장점을 보유하면서, 측정 응용분야에 적합한 해법을 제공한다. 또한 이러한 형태의 변환기는 오프셋 조정이 필요 없이 정확한 변환을 할 수 있다. 본 논문에서는 멀티채널을 통한 협대역 AC 신호를 변환시켜 주는 다중화 증분형 데이터 변환기의 구현 기술을 제안한다. 또한 동작 원리, 토폴로지, 그리고 디지털 decimation 필터 설계에 대해 논의한다. 마지막으로 시뮬레이션 결과를 통해 제안한 이론에 대한 타당성을 검증한다.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1619-1626
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• 2021

증분형 아날로그 디지털 변환기는 전통적인 델타 시그마 아날로그 디지털 컨버터와 달리 리셋 동작을 통한 입력과 출력의 1:1 매핑이 가능하며 이는 멀티플렉싱에 매우 용이하게 사용될 수 있다. 또한, 증분형 아날로그 디지털 변화기는 전통적인 델타 시그마 변환기에 비해 간단한 디지털 필터 설계가 가능하다. 따라서, 본 논문에서는 아날로그 디지털 컨버터 설계에 기본이 되는 딜레이가 있는 적분기와 딜레이가 없는 적분기의 시간 영역에서의 분석을 시작으로 2차 입력 피드 포워드, 확장된 카운팅, 2+1 매쉬, 2+2 매쉬 구조를 갖는 증분형 아날로그 디지털 변환기의 설계 방정식을 유도한다. 이를 통해 설계 이전에 증분형 아날로그 디지털 변환기의 성능을 예측할 수 있을 뿐만 아니라 각각의 아날로그 디지털 변화기에 적합한 디지털 필터를 설계할 수 있다. 또한, 아날로그 디지털 변환기의 정확도를 향상 시키기 위한 확장된 카운팅, MASH의 설계 기술들을 제안하였다.