• 전자공학회논문지SC
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• 제39권4호
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• pp.43-53
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• 2002

본 논문에서는 전하 공유와 글리치 문제를 최소화한 새로운 동적 D-플립플롭을 제안하고, 이를 이용하여 128/129 분주 프리스케일러(prescaler)를 설계한다. 전하 공유 문제와 글리치 문제를 최소화함으로써 회로 동작의 신뢰도를 향상시켰으며 스위칭 트랜지스터의 공유로 전류 path를 줄여 저전력 특성을 얻을 수 있다. 또한 제안된 동적 D-플립플롭은 안정된 edge-trigger 동작을 보장하도록 설계되었다. 제안된 플립플롭의 성능 평가를 위해 $0.6{\mu}m$ CMOS 공정을 이용하여 128/129 분주 프리스케일러를 구성하였다. 5V 공급전압에서 최대 1.97GHz의 주파수까지 동작함을 확인하였으며 이때의 전류 소모는 7.453mA였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.211-216
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• 2003

This work describes a 3 V 12b 100 MS/s CMOS digital-to-analog converter (DAC) for high-speed communication system applications. The proposed DAC is composed of a unit current-cell matrix for 8 MSBs and a binary-weighted array for 4 LSBs, trading-off linearity, power consumption, chip area, and glitch energy with this process. The low-glitch switch driving circuits are employed to improve linearity and dynamic performance. Current sources of the DAC are laid out separately from the current-cell switch matrix core block to reduce transient noise coupling. The prototype DAC is implemented in a 0.35 um n-well single-poly quad-metal CMOS technology and the measured DNL and INL are within ${\pm}0.75$ LSB and ${\pm}1.73$ LSB at 12b, respectively. The spurious-free dynamic range (SFDR) is 64 dB at 100 MS/s with a 10 MHz input sinewave. The DAC dissipates 91 mW at 3 V and occupies the active die area of $2.2{\;}mm{\;}{\times}{\;}2.0{\;}mm$

• 전자공학회논문지 IE
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• 제43권3호
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• pp.6-12
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• 2006

이 논문은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital to Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 $0.35{\mu}m$ Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 설계한 Spec. 과 유사하였으며, $\pm$0.09LSB 정도의 DNL과 INL 오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 2003년도 춘계학술대회논문집
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• pp.532-535
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• 2003

Vibration of rotating machinery is a factor that is something to do with abnormal machinery. Former days, Perception of vibration at rotating machinery had used Shaft rider type. Shaft rider type was adhered to surface of shaft and detected vibration of rotating machinery. Recently, Perception of vibration at rotating machinery uses to non-contact sensor. Working principle of non-contact sensor is used of eddy current. Vibration at rotating machinery appears to deviation of eddy current. In this paper, We investigate abnormal vibration due to non-contact sensor.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (1)
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• pp.577-579
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• 2001

휴대용 전자 제품의 수요가 증가함에 따라 전자 제품의 전력 소모를 감소시키는 문제가 중요하게 되었다. 예를 들면 현재 사용자가 급속도로 늘고 있는 개인 휴대 전화기나 노트북 컴퓨터는 소형화와 배터리의 사용시간 연장 등이 가장 중요한 기술적인 요소로 작용하고 있다. 전력소모를 줄이기 위해서 게이트 크기를 재결정하는 방법과 버퍼를 삽입함으로써 글리치를 줄이는 방법이 사용되고 있는데 최근에 버퍼의 위치를 결정하는 데 정수 선형계획법이 제안되었다. 본 연구에서는 최대 가중 독립 집합을 찾는 알고리즘을 이용해 버퍼의 위치를 결정 방법을 제안하였고 실험을 통해 효율성을 입증하였다.

• 한국통신학회논문지
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• 제18권12호
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• pp.1983-1993
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• 1993

본 논문에서는 full-flash A/D 변환기에서 전력소모를 줄이는 방법과 그의 회로를 제안하였다. Full-flash A/D 변환기에서 해상도가 증가하면 전압비교기의 수는 지수함수적으로 증가하며 모든 전압비교기가 항상 동작하여 전력 소모가 많으므로 제안하는 구조에서는 입력 신호의 크기에 까라 그 영역에 해당하는 위치에 있는 전압비교기를 선택적으로 켜줌으로써 전력 소모를 줄인다. 입력 신호의 크기를 판별하기 위하여 입력 신호의 범위를 찾는 회로를 설계하였다. 클리치 잡음을 줄일 수 있는 클럭 발생회로를 설계하여 사용함으로써 전압 비교기의 전류원에서 발생하는 잡음을 일반적인 클럭을 사용했을 때와 비교하여 1/4로 줄였다. 설계한 A/D 변환기는 out-off 주파수가 5GHz 인 1.2 m의 BiCMOS 공정으로 제작하였다. 이는 350Msamples /s의 변환 속도를 가지며 소모 전력은 900mW이다.

• 재활복지공학회논문지
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• 제7권2호
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• pp.13-18
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• 2013

본 논문에서는 8비트 전류 구동형 DAC를 설계하여 뉴런 신호를 자극하기 위한 전류자극기로 활용하였다. 제안하는 회로는 10KS/s의 샘플링 주파수와 3.3V의 구동전압을 가지며, 0.35um Magna Chip CMOS 공정을 이용하여 설계하였고 Full-Custom 방식의 레이아웃을 수행하였다. 글리치 잡음을 줄이고 해상도를 높이기 위해 상위 3비트의 온도계 코드 디코더 입력과, 하위 5비트의 이진 입력의 혼합된 구조를 적용하였다. 이로 인해 글리치 에너지는 이진 입력으로만 구성된 DAC에 비해 $10nV{\bullet}sec$ 감소하였다. 또한 LSB전류가 $0.8{\mu}m$로 작기 때문에 저전력 전류 자극기로 활용될 수 있다. 제안된 전류 자극기는 MCU와 연결하여 바이패이즈 신호를 형성 할 수 있으며, 신호의 주기와 진폭을 MCU코드를 변경하며 조절할 수 있다. 측정결과 INL은 +0.56/-0.38 LSB이고 DNL은 +0.3/-0.4 LSB로서 우수한 선형성을 나타내었고 소모전력은 6.6mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.685-691
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• 2003

본 논문에서는 고속 통신 시스템 응용을 위한 12b 100 MS/s CMOS D/A 변환기(DAC) 회로를 제안한다. 제안하는 DAC는 전력소모, 면적, 선형성 및 글리치 에너지 등을 고려하여, 상위 8b는 단위 전류셀 매트릭스 (unit current-cell matrix)로 나머지 하위 4b는 이진 전류열 (binary-weighted array)로 구성하였다. 제안하는 DAC는 동적 성능을 향상시키기 위해 새로운 구조의 스위치 구동 회로를 사용하였다. 시제품 DAC회로 레이아웃을 위해서는 캐스코드 전류원을 단위 전류셀 스위치 매트릭스와 분리하였으며, 제안하는 칩은 0.35 um single-poly quad-metal CMOS 공정을 사용하여 제작되었다. 측정된 시제품의 DNL 및 INL은 12b 해상도에서 각각 ±0.75 LSB와 ±1.73 LSB이내의 수준이며, 100 MS/s 동작 주파수와 10 MHz 입력 주파수에서 64 dB의 SFDR을 보여준다. 전력 소모는 3 V의 전원 전압에서 91 mW이며, 칩 전체 크기는 2.2 mm × 2.0 mm 이다.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.

• 전기전자학회논문지
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• 제21권4호
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• pp.331-337
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• 2017

본 논문에서는 20MHz 대역폭, 저잡음, 저전력의 3차 저역 통과 시그마-델타 모듈레이터를 개발한다. 본 시스템의 대역폭은 LTE 및 그 외 다른 광대역 무선통신 표준을 만족할 수 있다. Feed-forward 구조의 3차 저역 통과 필터를 통해 저전력 및 저복잡도를 실현한다. 개발된 시스템은 빠른 데이터 변환을 실현하기 위해 3bit-flash 타입의 양자화 회로를 사용하였다. Current-steering DAC의 경우 추가적인 회로 없이 높은 정확도와 낮은 전력 소모의 이유로 고안되었다. DAC의 입력 전압이 변할 경우 생기는 glitch들을 없애기 위해 cross-coupled 트랜시스터를 사용하여 glitch 상쇄(cancellation)를 실현하였다. 개발된 시스템은 32.65mW의 저전력 구현과 함께 65.9dB의 peak SNDR, 20MHz의 대역폭을 실현한다. 600mVp-p의 입력 two-tone 신호 입력 인가후의 IM3는 69dBc를 실현하였으며 TSMC의 0.18-um CMOS 공정을 이용하여 설계되었다.