• 대한원격탐사학회지
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• 제34권4호
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• pp.693-702
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• 2018

With the development of data analysis methods and data processing capabilities, semantic analysis of floorplans has been actively studied. Therefore, studies for extracting text information from drawings have been conducted for semantic analysis. However, existing research that separates rasterized text from floorplan has the problem of loss of text information, because when graphic and text components overlap, text information cannot be extracted. To solve this problem, this study defines the morphological characteristics of the text in the floorplan, and classifies the class of the corresponding region by applying the class of the SIFT key points through the SVM models. The algorithm developed in this study separated text components with a recall of 94.3% in five sample drawings.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.344-350
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• 2011

Higher integrated density in 3D ICs also brings the difficulties of routing, which can cause the routing failure or re-design from beginning. Hence, precise congestion estimation at the early physical design stage such as floorplan is beneficial to reduce the total design time cost. In this paper, an effective estimation method of routing congestion is proposed for 3D ICs at floorplan stage. This method uses synthesized virtual signal nets, power/ground network and clock network to achieve the estimation. During the synthesis, the TSV location is also under consideration. The experiments indicate that our proposed method had small difference with the estimation result got at the post-placement stage. Furthermore, the comparison of congestion maps obtained with our method and global router demonstrates that our estimation method is able to predict the congestion hot spots accurately.

• 한국정보과학회논문지:시스템및이론
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• 제36권3호
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• pp.217-230
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• 2009

본 논문에서는 고정 블록이 포함된 회로를 대상으로 하는 새로운 CBL 기반 평면계획 방법을 제안한다. 기존의 CBL 기반의 고정블록 평면계획의 문제점을 파악하고 이를 개선하였다. 제안한 방법은 자유 블록 만으로 구성된 CBL에 고정블록을 삽입하여 윈래 CBL과 그 위상이 유사하고 패킹이 가능한 새로운 CBL을 만드는 방법으로 이를 시뮬레이티드 어닐링에 적용하여 평면계획을 수행한다. 실험결과는 우리가 제안한 평면계획 방법이 고정블록을 효과적이고 효율적으로 배치할 수 있음을 보여준다.

• 국제학술발표논문집
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• The 9th International Conference on Construction Engineering and Project Management
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• pp.792-799
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• 2022

Building Information Modeling (BIM) technology is a key component of modern construction engineering and project management workflows. As-is BIM models that represent the spatial reality of a project site can offer crucial information to stakeholders for construction progress monitoring, error checking, and building maintenance purposes. Geometric methods for automatically converting raw scan data into BIM models (Scan-to-BIM) often fail to make use of higher-level semantic information in the data. Whereas, semantic segmentation methods only output labels at the point level without creating object level models that is necessary for BIM. To address these issues, this research proposes a hybrid semantic-geometric approach for clutter-resistant floorplan generation from laser-scanned building point clouds. The input point clouds are first pre-processed by normalizing the coordinate system and removing outliers. Then, a semantic segmentation network based on PointNet++ is used to label each point as ceiling, floor, wall, door, stair, and clutter. The clutter points are removed whereas the wall, door, and stair points are used for 2D floorplan generation. A region-growing segmentation algorithm paired with geometric reasoning rules is applied to group the points together into individual building elements. Finally, a 2-fold Random Sample Consensus (RANSAC) algorithm is applied to parameterize the building elements into 2D lines which are used to create the output floorplan. The proposed method is evaluated using the metrics of precision, recall, Intersection-over-Union (IOU), Betti error, and warping error.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1021-1024
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• 1998

Computer-aided design of VLSI circuits is usually carried out in three synthesis steps; high-level synthesis, logic synthesis and layout synthesis. Each synthesis step is further kroken into a few optimization problems. In this paper we study the area minimization problem in floorplanning(also known as the floorplan sizing problem). We propose the area minimization algorithms for general floorplans.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.28-36
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• 2009

Sequence-Pair(SP) 모델은 모듈간의 위상 관계를 표현하는 방법으로써, 일반적으로 SP 모델에 기반한 플로어플래너(floorplanner)는 Simulated-Annealing(SA) 알고리즘을 통해 해를 탐색한다. 다양한 논문에서 SP와 SA 기반 배치 알고리즘의 성능 향상을 위해 SP의 평가 함수의 개선, SA의 스케줄링 기법 향상과 변형 함수의 개선 등을 모색하였다. 제안 기법은 기존의 SA 프레임웍을 수정한 2단계 SA 알고리즘으로써, 전 단계에선 SP로부터 구한 플로어플랜에 압축기법을 적용하여 모듈 사이에 존재하는 빈 공간을 가능한 최소화시켰다. 압축기법이 적용된 플로어플랜으로터 SP를 얻고, 이를 변환함으로써 해 공간을 탐색해 간다. 해가 기준 값에 수렴되었다고 판단되면 전 단계의 SA 기반 검색을 중단하고 압축기법을 사용하지 않은 기존의 SA 프레임웍을 이용하여 최적 해를 계속 탐색해 간다. MCNC 벤치마크 회로를 이용한 실험을 통해 제안 기법이 SA의 해 탐색 과정에 끼치는 효과를 보이며, 제안 기법을 통해 얻은 결과가 기존의 SA 기반 알고리즘으로 구한 결과보다 우수함을 보인다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.134-139
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• 2006

본 논문은 버스의 소비 전력을 비용 함수로 정의하여 버스의 소비 전력을 줄이는 버스 기반 평면계획을 제안한다. 기존 버스 기반 평면계획의 비용함수는 버스의 면적만을 줄이고 버스의 소비전력은 고려하지 않았다. 그러나 버스의 분할 설계 방식을 가정한 경우 버스의 소비 전력이 면적에 반드시 비례하지는 않기 때문에 기정의 비용함수로는 버스의 소비 전력을 반영할 수가 없다. 본 논문에서는 버스 분할 설계 기법이 적용된 경우를 가정하고 버스에 연결된 블록간의 통신량과 실제 거리를 고려하여 버스의 소비 전력을 비용함수에 추가하였다. 실험 결과 새로운 비용함수를 사용한 버스 기반 평면계획에서는 버스의 소비 전력에 관련된 값이 평균 11.43%만큼 감소하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.61-72
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• 2005

본 논문에서는 평면계획 단계에서 모듈의 전원 잡음을 줄이기 위해 필요한 decoupling capacitance를 효과적으로 할당하는 방법을 제시한다. 먼저, 각 모듈의 decoupling capacitance가 과대평가되고 추가 면적 삽입으로 모듈의 전원 잡음이 변하는 기존 접근 방법의 문제점을 살펴보고, 이를 해결할 수 있는 새로운 방법을 제시한다. 또한, 선형프로그래밍 방법보다 빠른 시간 내에 decoupling capacitance 면적을 위한 빈 공간을 할당하는 간단한 휴리스틱 방법을 제안한다. 실험결과에서 제시된 방법은 Zhao[4]의 방법과 비교하여 decoupling capacitance 면적이 평균 $7.9\%$ 감소하고, 이로 인해 평면계획 결과의 전체 면적과 와이어 길이가 감소하였다. 또한, 추가 면적 삽입으로 인한 모듈의 전원 잡음 문제를 잘 해결하고 있음을 확인하였다. 수행시간 비교에서는 평균 $11.6\%$의 향상을 보였다.

• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.1-8
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• 2014

멀티코어 프로세서는 여러 개의 코어가 하나의 칩에 배치됨에 따라 전력 밀도가 상승하여 높은 발열이 발생한다. 이러한 발열 문제를 해결하기 위해서 최근까지 다양한 연구가 진행되고 있다. 마이크로프로세서의 온도 감소를 위한 기법으로는 기계적 냉각 기법, 동적 온도 관리 기법 등이 있지만 이러한 기법들은 추가적인 냉각 비용이 발생하거나 성능의 저하가 발생한다. 플로어플랜기법은 추가적인 냉각비용이 발생하지 않으며, 성능저하가 거의 발생하지 않는다는 장점을 지닌다. 본 논문에서는 멀티코어 프로세서의 특정 구성요소의 발열 문제를 해결하기 위해 코어 내부 구성요소와 L2 캐쉬의 다양한 플로어플랜을 활용하고자 한다. 실험 결과, 코어의 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치할 경우 칩의 온도 감소에 매우 효과적임을 알 수 있다. 코어를 캐쉬 상단-가운데 배치하는 기본 플로어플랜과 비교하여, 코어를 중앙에 배치하고 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치하는 플로어플랜의 경우에는 $8.04^{\circ}C$, 코어를 외곽에 배치하고 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치하는 플로어플랜의 경우에는 $8.05^{\circ}C$의 최고온도 감소 효과를 보임을 알 수 있다.

• 정보처리학회논문지A
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• 제17A권6호
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• pp.265-274
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• 2010

공정기술 발달로 인해 칩 내부 집적도가 크게 증가하면서 내부 연결망이 멀티코어 프로세서의 성능 향상을 제약하는 주된 원인이 되고 있다. 내부 연결망에서의 지연시간으로 인한 프로세서 성능 저하 문제를 해결하기 위한 방안 중 하나로 3차원 적층 구조 설계 기법이 최신 멀티코어 프로세서를 설계하는데 있어서 큰 주목을 받고 있다. 3차원 적층 구조 멀티코어 프로세서는 코어들이 수직으로 쌓이고 각기 다른 층의 코어들은 TSV(Through-Silicon Via)를 통해 상호 연결되는 구성으로 설계된다. 2차원 구조 멀티코어 프로세서에 비해 3차원 적층 구조 멀티코어 프로세서는 내부 연결망의 길이를 감소시킴으로 인해 성능 향상과 전력소모 감소라는 장점을 가진다. 하지만, 이러한 장점에도 불구하고 3차원 적층 구조 설계 기술은 증가된 전력 밀도로 인해 발생하는 프로세서 내부 온도 상승에 대한 적절한 해결책이 마련되지 않는다면 실제로는 멀티코어 프로세서 설계에 적용되기 어렵다는 한계를 지니고 있다. 본 논문에서는 3차원 멀티코어 프로세서를 설계하는데 있어서 온도 상승 문제를 해결하기 위한 방안 중 하나인 플로어플랜 기법을 다양하게 적용해 보고, 기법 적용에 따른 프로세서의 성능, 전력효율성, 온도에 대한 상세한 분석 결과를 알아보고자 한다. 실험 결과에 따르면, 본 논문에서 제안하는 온도를 고려한 3가지 플로어플랜 기법들은 3차원 멀티코어 프로세서의 온도 상승 문제를 효과적으로 해결함과 동시에, 플로어플랜 변경으로 데이터 패스가 바뀌면서 성능이 저하될 것이라는 당초 예상과는 달리, 온도 하락으로 인해 동적 온도 제어 기법의 적용 시간이 줄어들면서 성능 또한 향상시킬 수 있음을 보여준다. 이와 함께, 온도 하락과 실행 시간 감소로 인해 시스템에서의 전력 소모 또한 줄일 수 있을 것으로 기대된다.