• 한국전자파학회논문지
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• 제14권9호
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• pp.944-949
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• 2003

본 논문에서는 InCaP/GaAs HBT공정을 이용하여 낮은 DC 파워소모, 낮은 NF, 낮은 IMD 와 광대역 특성을 갖는 Ku-band LNB용 이중평형믹서를 설계하였다. 제작된 믹서는 3 V, 16 mA 의 U조건과 -23 dBm의 RF입력 조건하에서 5 dB의 변환이득, 14 dB의 NF, 17.9 GHz의 대역폭 그리고 50.34 dBc의 IMD특성을 얻었다. 낮은 IMD 특성, 광대역폭, 낮은 파워소모 특성은 InGaP/GaAs HBT의 선형성과 광대역 입력 정합기법과 바이어스 점의 최적화를 통해 얻을 수 있었다.

• 한국전자파학회논문지
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• 제22권3호
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• pp.371-379
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• 2011

최근의 다기능 레이더는 능동 위상 배열 안테나 구조를 이용하고 있다. 열약한 클러터 환경에서 표적을 탐지하기 위해서는 레이더 수신기의 동적 영역이 커야 한다. 능동 위상 배열 안테나 구조를 이용한 구조의 레이더는 SNR(Signal-to-Noise Ratio)를 향상시키지만, SFDR(Spurious Free Dynamic Range)은 개선되지 않는다. 본 논문에서는 높은 SFDR을 갖는 X-밴드 능동 위상 배열 레이더의 다채널 디지털 수신기를 설계하고 제작하였다. 32개의 T/R(Transmit/Receive) 모듈이 한 채널의 디지털 수신기와 연결되어 있다. 디지털 수신기내에 RF부, ADC부, 로컬 분배부 및 디지털 하향변환부가 존재하고, 한 개의 조립체 내에 2채널의 디지털 수신기가 포함되어 있다. 상용 FIFO 보드를 이용하여, 디지털 출력 신호에 대해, 디지털 수신기 주요 특성을 측정하였다. 제작된 디지털 수신기의 이득은 33 dB이고, SFDR은 81 dBc 이상이다.

• 한국전자파학회논문지
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• 제27권2호
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• pp.170-175
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• 2016

본 논문은 주파수 분할기를 통한 변조신호 전달시스템의 구현에 있어, 동적 주파수분할기의 출력 유지 조건 및 동작 주파수의 관계식을 활용하여 반송주파수가 분할된 변조신호의 전달함수를 도출하였다. 이러한 분석으로부터, 동적 주파수 분할기의 전달함수는 크기 신호에 대하여 곱셈기의 이득과 입력 전압의 일차 선형 함수로 결정되며, 위상은 입력위상에 대역필터의 군지연이 합산되는 관계로 파악되었다. 이에 따라 1,400 MHz 대역에서 동작하는 동적 주파수 분할기를 설계하였으며, 이를 통해 700 MHz 대역으로의 변조신호 전달 가능성을 확인하기 위한 모의실험을 수행하였다. 설계된 회로는 0.9~3.2 GHz에서 동작하며, 2.3 GHz의 대역폭을 가지고 입력 주파수 1.4 GHz에서 -14.5 dBm의 입력 전력으로 동작하도록 설계되었다. 바이어스 전압 $V_{DD}=2.5V$에서 입력 파형 $V_{PP}=136mV$일 때 20 mW의 전력을 소모하며, 변조지수 0.9인 진폭변조신호를 1.4 GHz에서 700 MHz로 성공적으로 전송하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.414-419
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• 2008

Six-port 위상 상관기는 한 개의 power divider 와 세 개의 hybrid coupler로 구성되어 진다. 본 논문에서는 광대역 특성을 갖는 three-arm branch $90^{\circ}$ hybrid coupler를 사용한 six-port 위상 상관기를 ADS2003A을 사용하여 중심 주파수 11.85 GHz에서 설계하여 시뮬레이션을 통해 성능을 분석하였다. 모의 실험결과 three-arm branch $90^{\circ}$ hybrid coupler를 이용한 six-port 위상 상관기의 대역폭은 약 1.5GHz$(10.8{\sim}12.3)$로 기존의 $90^{\circ}$ hybrid branch-line coupler를 이용한 six-port 위상 상관기보다 약 5배 정도의 광대역 특성을 보였다. Six-port 위상 상관기의 port간 위상 오차는 $5^{\circ}$ 이하로 양호한 특성을 보였으며, 모의 실험한 결과를 바탕으로 six-port 위상 상관기의 실질적인 성능을 비교 검증하기 위하여 six-port 위상 상관기를 제작하고 성능을 측정하였다. 측정된 six-port 위상 상관기의 특성은 시뮬레이션 데이터와 거의 일치하였다.

• 전자공학회논문지
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• 제52권6호
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• pp.137-143
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• 2015

Field-programmable gate array (FPGA) 기반 시간-디지털 변환기 (time-to-digital converter: TDC)는 구조가 단순하고, 빠른 변환속도를 갖는 딜레이 라인 (delay-line) 방식을 주로 사용한다. 하지만 딜레이 라인 방식 TDC의 시간 측정범위를 늘리기 위해서는 딜레이 라인의 길이가 길어지므로 사용되는 소자가 많아지고, 비선형성으로 인한 오차가 증가하는 단점이 있다. 따라서 본 논문은 동일한 길이의 딜레이 라인에 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위를 향상시키고, 리소스를 효율적으로 사용하는 방식을 제안한다. 펄스 트레인 입력 방식의 TDC는 긴 시간을 측정하기 위하여 시작신호의 입력과 동시에 4-천이 (transition) 펄스 트레인이 딜레이 라인에 입력된다. 그리고 동기회로 (synchronizer) 대신 천이 상태 검출부를 설계하여 중지신호 입력 시 사용된 천이를 판별하고, 준안정 상태 (meta-stable state)를 피하면서 딜레이 라인의 길이를 줄이는 구조를 갖는다. 제안한 TDC는 72개의 딜레이 셀 (delay cell)을 사용하였고, 파인부 (fine interpolator)의 성능 측정 결과, 시간 측정범위는 5070 ps, 평균 분해능은 20.53 ps, 최대 비선형성은 1.46 LSB였으며, 시간 측정범위는 계단 (step) 파형을 입력신호로 사용하는 기존 방식 대비 약 343 % 향상되었다.

• Korean Journal of Radiology
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• 제21권1호
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• pp.58-67
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• 2020

Objective: Third-generation dual-source computed tomography (3rd-DSCT) allows dynamic myocardial CT perfusion imaging (dynamic CTP) with a 10.5-cm z-axis coverage. Although the increased radiation exposure associated with the 50% wider scan range compared to second-generation DSCT (2nd-DSCT) may be suppressed by using a tube voltage of 70 kV, it remains unclear whether image quality and the ability to quantify myocardial blood flow (MBF) can be maintained under these conditions. This study aimed to compare the image quality, estimated MBF, and radiation dose of dynamic CTP between 2ndDSCT and 3rd-DSCT and to evaluate whether a 10.5-cm coverage is suitable for dynamic CTP. Materials and Methods: We retrospectively analyzed 107 patients who underwent dynamic CTP using 2nd-DSCT at 80 kV (n = 54) or 3rd-DSCT at 70 kV (n = 53). Image quality, estimated MBF, radiation dose, and coverage of left ventricular (LV) myocardium were compared. Results: No significant differences were observed between 3rd-DSCT and 2nd-DSCT in contrast-to-noise ratio (37.4 ± 11.4 vs. 35.5 ± 11.2, p = 0.396). Effective radiation dose was lower with 3rd-DSCT (3.97 ± 0.92 mSv with a conversion factor of 0.017 mSv/mGy∙cm) compared to 2nd-DSCT (5.49 ± 1.36 mSv, p < 0.001). Incomplete coverage was more frequent with 2nd-DSCT than with 3rd-DSCT (1.9% [1/53] vs. 56% [30/54], p < 0.001). In propensity score-matched cohorts, MBF was comparable between 3rd-DSCT and 2nd-DSCT in non-ischemic (146.2 ± 26.5 vs. 157.5 ± 34.9 mL/min/100 g, p = 0.137) as well as ischemic myocardium (92.7 ± 21.1 vs. 90.9 ± 29.7 mL/min/100 g, p = 0.876). Conclusion: The radiation increase inherent to the widened z-axis coverage in 3rd-DSCT can be balanced by using a tube voltage of 70 kV without compromising image quality or MBF quantification. In dynamic CTP, a z-axis coverage of 10.5 cm is sufficient to achieve complete coverage of the LV myocardium in most patients.

• 센서학회지
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• 제27권2호
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• pp.93-98
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• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.189-193
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• 2015

This paper provides the design techniques of a successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for distributed maximum power point tracking (DMPPT) control in a photovoltaic system. Both a top-plate sampling technique and a $V_{CM}$-based switching technique are applied to the 12b capacitor digital-to-analog converter (CDAC). With these techniques, we can implement a 12b SAR ADC with a 10b capacitor array digital-to-analog converter (DAC). To enhance the accuracy of the ADC, a single-to-differential converted DAC is exploited with the dual sampling technique during top-plate sampling. Simulation results show that the proposed ADC can achieve a signal-to-noise plus distortion ratio (SNDR) of 70.8dB, a spurious free dynamic range (SFDR) of 83.3dB and an effective number of bits (ENOB) of 11.5b with bipolar CMOS LDMOD (BCDMOS) $0.35{\mu}m$ technology. Total power consumption is 115uW under a supply voltage of 3.3V at a sampling frequency of 1.25MHz. And the figure of merit (FoM) is 32.68fJ/conversion-step.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.183-188
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• 2015

A 10-bit 10MS/s low power consumption successive approximation register (SAR) analog-to-digital converter (ADC) using a straightforward capacitive digital-to-analog converter (DAC) is presented in this paper. In the proposed capacitive DAC, switching is always straightforward, and its value is half of the peak-to-peak voltage in each step. Also the most significant bit (MSB) is decided without any switching power consumption. The application of the straightforward switching causes lower power consumption in the structure. The input is sampled at the bottom plate of the capacitor digital-to-analog converter (CDAC) as it provides better linearity and a higher effective number of bits. The comparator applies adaptive power control, which reduces the overall power consumption. The differential prototype SAR ADC was implemented with $0.18{\mu}m$ complementary metal-oxide semiconductor (CMOS) technology and achieves an effective number of bits (ENOB) of 9.49 at a sampling frequency of 10MS/s. The structure consumes 0.522mW from a 1.8V supply. Signal to noise-plus-distortion ratio (SNDR) and spurious free dynamic range (SFDR) are 59.5 dB and 67.1 dB and the figure of merit (FOM) is 95 fJ/conversion-step.

• ETRI Journal
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• 제38권2호
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• pp.217-226
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• 2016

We propose an architecture that reduces the power consumption and active area of such a modulator through a reduction in the number of active components and a simplification of the topology. The proposed architecture reduces the power consumption and active area by reducing the number of active components and simplifying the modulator topology. A novel second-order loop filter that uses a single operational amplifier resonator reduces the number of active elements and enhances the controllability of the transfer function. A trapezoidal-shape half-delayed return-to-zero feedback DAC eliminates the loop-delay compensation circuitry and improves pulse-delay sensitivity. These simple features of the modulator allow higher frequency operation and more design flexibility. Implemented in a 130 nm CMOS technology, the prototype modulator occupies an active area of $0.098mm^2$ and consumes 5.23 mW power from a 1.2 V supply. It achieves a dynamic range of 62 dB and a peak SNDR of 60.95 dB over a 15 MHz signal bandwidth with a sampling frequency of 780 MHz. The figure-of-merit of the modulator is 191 fJ/conversion-step.