• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.310-318
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• 2015

본 논문에서는 cell 사이즈가 작은 dual port eFuse OTP(One-Time Programmable)를 사용하면서 VREF(Reference Voltage) 회로를 eFuse OTP IP(Intellectual Property)에 하나만 사용하고 S/A(Sense Amplifier) 기반의 D F/F을 사용하는 BL(Bit-Line) 센싱 회로를 제안하였다. 제안된 센싱 기술은 read current를 6.399mA에서 3.887mA로 줄일 수 있다. 그리고 아날로그 센싱을 하므로 program-verify-read 모드와 read 모드에서 프로그램된 eFuse의 센싱 저항은 각각 $9k{\Omega}$, $5k{\Omega}$으로 낮출 수 있다. 그리고 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $187.845{\mu}m{\times}113.180{\mu}m$ ($=0.0213mm^2$)으로 저면적 구현이 가능한 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권1호
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• pp.27-31
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• 2008

We have studied nonvolatile memory properties of MOSFETs with double-stacked Si nanoclusters in the oxide-gate stacks. We formed Si nanoclusters of a uniform size distribution on a 5 nm-thick tunneling oxide layer, followed by a 10 nm-thick intermediate oxide and a second layer of Si nanoclusters by using LPCVD system. We then investigated the memory characteristics of the MOSFET and observed that the charge retention time of a double-stacked Si nanocluster MOSFET was longer than that of a single-layer device. We also found that the double-stacked Si nanocluster MOSFET is suitable for use as a dual-bit memory.

• 대한전자공학회논문지SP
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• 제49권4호
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• pp.1-9
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• 2012

출력 장치로 널리 이용되는 LCD(Liquid Crystal Display)는 CRT(Cathod-ray tube)에 비해 그 반응 속도가 느린 단점을 가진다. 이러한 단점으로 인해 시간방향으로 급격한 밝기 변화가 발생하는 영상에서 출력되는 영상이 흐려지는 문제점을 가진다. 반응 속도의 문제점을 극복하기 위해 LCD에서는 오버드라이빙 기술을 TCON에 적용하여 사용하고 있다. 이러한 오버드라이빙을 위해서는 화면에 출력된 이전 영상에 대한 정보를 압축 저장해야 한다. 기존의 8bit HD급을 위한 TCON에서는 TCON의 칩면적과 실시간성을 고려하여 AM-BTC(Absolute Moment Block Truncation Coding)기법을 적용하여 이러한 목적을 달성하고 있다. 하지만 최근에 많은 수요가 예상되는 10 bit Full HD급 대형 LCD에서는 기존에 비교하여 영상 데이터의 양이 많기 때문에 기존의 방법이 적합하지 않다. 기존의 방법을 10 bit Full HD급 대형 LCD에 적용하면 TCON의 칩면적의 증가로 인한 비용이 발생하거나, 화질의 열화를 야기하는 문제점이 있다. 본 논문에서는 이러한 문제점을 개선하기 위해 샘플 블록 내의 형태학적 정보에 적응적인 이원적 구조를 가지는 Dual BTC기법을 제안한다. 실험을 통해 제안된 Dual BTC기법이 기존의 AM-BTC기법 보다 정량적 측면과 정성적 측면에서 성능이 우수함을 확인하였다.

• 한국정보통신학회논문지
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• 제15권10호
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• pp.2209-2216
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• 2011

본 논문에서는 Magnachip $0.18{\mu}m$ 공정을 이용하여 PMIC용 32bit eFuse OTP IP를 설계하였다. eFuse 링크 아래에 N-Well을 두어 프로그램시 eFuse 링크와 p-기판의 VSS가 단락되는 문제점을 해결하였다. 그리고 디코딩된 WERP (WL Enable for Read or Program) 신호가 eFuse OTP 메모리로 바로 입력되는 경우 듀얼 포트 eFuse OTP 메모리 셀의 RWL (Read Word-Line)과 WWL (Write Word-Line)을 선택적으로 활성화해 주는 WL 구동회로를 제안하였다. 또한 BL 프리차징 회로에서 delay chain을 제거하여 제어회로의 레이아웃 면적을 줄였다. 메모리 테스트 장비를 이용하여 제작된 94개의 샘플 die를 측정한 결과 5.5V의 프로그램 전압에서 100%의 수율을 얻었다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.55-62
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• 2012

메모리 설계 기술과 공정 기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 전체 Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 점점 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 이중 포트 메모리에 대한 테스트 중요성이 점점 증가하고 있다. 본 논문에서는 이중 포트 메모리를 위한 다양한 테스트 알고리즘을 지원하는 새로운 micro-code 기반의 programmable memory Built-In Self-Test(PMBIST) 구조를 제안한다. 또한 제안하는 알고리즘 명령어 구조는 March 기반 알고리즘과 이중 포트 메모리 테스트 알고리즘 등의 다양한 알고리즘을 효과적으로 구현한다. PMBIST는 테스트 알고리즘을 최적화된 알고리즘 명령어를 사용하여 최소의 bit으로 구현할 수 있어 최적의 하드웨어 오버헤드를 가진다.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.618-629
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• 2007

본 논문에서는 64비트 다중-코어 컴퓨팅 환경에서 효과적인 메모리 테스트를 위한 가상화 커널을 제안한다. 이때 효과적이라는 용어는 커널이 존재하는 메모리 공간을 포함한 모든 물리 메모리 공간에 대한 테스트를 시스템 리부팅 없이 수행할 수 있음을 의미한다. 이를 위해 가상화 커널은 4가지 기법을 제공한다. 첫째, 커널과 응용이 물리 메모리를 직접 접근 할 수 있게 하여 원하는 메모리 위치에 다양한 메모리 테스트 패턴을 쓰고 읽는 것이 가능하게 한다. 둘째, 두 개 이상의 커널 이미지가 다른 메모리 위치에서 수행 가능하도록 한다. 셋째, 커널이 사용하는 메모리 공간을 다른 커널로부터 격리한다. 넷째, 커널 하이버네이션을 이용하여 커널 간에 문맥 교환을 제공한다. 제안된 가상화 커널은 인텔사의 Xeon 시스템 상에서 리눅스 커널 2.6.18을 수정하여 구현되었다. 실험에 사용된 Xeon 시스템은 2개의 Dual-core CPU와 2GB 메모리를 탑재하고 있다. 실험 결과 설계된 가상화 커널이 메모리 테스트에 효과적으로 사용될 수 있음을 검증할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.388-396
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• 2012

In this paper, a $320{\times}240$ pixel, 80 frame/s CMOS image sensor with a low power dual correlated double sampling (CDS) scheme is presented. A novel 8-bit hold-and-go counter in each column is proposed to obtain 10-bit resolution. Furthermore, dual CDS and a configurable counter scheme are also discussed to realize efficient power reduction. With these techniques, the digital counter consumes at least 43% and at most 61% less power compared with the column-counters type, and the frame rate is approximately 40% faster than the double memory type due to a partial pipeline structure without additional memories. The prototype sensor was fabricated in a Samsung $0.13{\mu}m$ 1P4M CMOS process and used a 4T APS with a pixel pitch of $2.25{\mu}m$. The measured column fixed pattern noise (FPN) is 0.10 LSB.

• ETRI Journal
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• 제37권6호
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• pp.1188-1198
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• 2015

In this paper, a multi-time programmable (MTP) cell based on a $0.18{\mu}m$ bipolar-CMOS-DMOS backbone process that can be written into by using dual pumping voltages - VPP (boosted voltage) and VNN (negative voltage) - is used to design MTP memories without high voltage devices. The used MTP cell consists of a control gate (CG) capacitor, a TG_SENSE transistor, and a select transistor. To reduce the MTP cell size, the tunnel gate (TG) oxide and sense transistor are merged into a single TG_SENSE transistor; only two p-wells are used - one for the TG_SENSE and sense transistors and the other for the CG capacitor; moreover, only one deep n-well is used for the 256-bit MTP cell array. In addition, a three-stage voltage level translator, a VNN charge pump, and a VNN precharge circuit are newly proposed to secure the reliability of 5 V devices. Also, a dual memory structure, which is separated into a designer memory area of $1row{\times}64columns$ and a user memory area of $3rows{\times}64columns$, is newly proposed in this paper.

• Journal of Magnetics
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• 제16권4호
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• pp.328-331
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• 2011

Here, we describe a dual spin valve structure with distinct switching fields for two pinned layers. A device with this structure has a staircase of three distinct magnetoresistive states. The multiple resistance states are achieved by controlling the exchange coupling between two ferromagnetic pinned layers and two adjacent anti-ferromagnetic pinning layers. The maximum magnetoresistance ratio is 7.9% for the current-perpendicular-to-plane and 7.2% for the current-in-plane geometries, with intermediate magnetoresistance ratios of 3.9% and 3.3%, respectively. The requirements for using this exchange-biased stack as a three-state memory device are also discussed.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1995년도 제12회 음성통신 및 신호처리 워크샵 논문집 (SCAS 12권 1호)
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• pp.137-140
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• 1995

In the paper, CDMA's vocoder algorithm, QCELP, was analyzed. And, 16-bit programmable DSP core for QCELP was designed. When it is used two MACs in DSP, we can implement low-power DSP and estimate decrease of parameter computation speed. Also, we implemented in FIFO memory using register file to increase the access time of the data. This DSP was designed using logic synthesis tool, COMPASS, by top-down design methodology. Therefore, it is possible to cope with rapid change at mobile communication market.