• 대한수학회지
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• 제51권6호
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• pp.1251-1267
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• 2014

The semicommutative property of rings was introduced initially by Bell, and has done important roles in noncommutative ring theory. This concept was generalized to one of nil-semicommutative by Chen. We first study some basic properties of nil-semicommutative rings. We next investigate the structure of Ore extensions when upper nilradicals are ${\sigma}$-rigid ${\delta}$-ideals, examining the nil-semicommutative ring property of Ore extensions and skew power series rings, where ${\sigma}$ is a ring endomorphism and ${\delta}$ is a ${\sigma}$-derivation.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2010년도 춘계 학술발표회
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• pp.1458-1465
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• 2010

A lot of dredging and reclaming projects are recently under way in Korea for the efficient use of limiting land space. Saemanguem area is special case of reclaiming by dredged soil. In case of a confined disposal of dredged soils by a pump dredger, generally coarse grained soils are separated from fines with dropping at the near part of the pump dredger. This kind of seperation of fine contents could be a factor of liquefaction by earthquake. In Korea, recently, earthquakes with magnitude of 3.0 or higher are distinctively increasing in 1990. In this study, cyclic shear characterics of Saemanguem Dredged sand depending on fine content were analyzed. A series of undrained cyclic triaxial test with cyclic stress ratio ($\sigma_d/{2\sigma_{{\upsilon}c}}'$) were performed on both isotropic consolidated specimen and sand with fine contents of 0%, 5%, 15%, 30%, 40% under the effective vertical stress of 100kPa and 50% and 60%, 70% of relative density for fine content of 0%, respectively. In the test results, cyclic shear strength increased by increasing of cyclic stress ratio($\sigma_d/{2\sigma_{{\upsilon}c}}'$) with increasing the relative density at the same number of cyclic under the effective confining pressure of 100kPa. It is almost highest the double amplitude(DA) 1%, 3%, 5%, 7.5% and 10% at fine content of 15% between Cyclic stress ratio($\sigma_d/{2\sigma_{{\upsilon}c}}'$) value at cyclic number five and fine content. Number of cyclic is 30 under the effective vertical stress of 100kPa, 70% of relative density for fine content of 15%. when the cyclic stress ratio at each relative density was compared at cyclic number five, the double amplitude(DA) 1%, 3%, 5%, 7.5% and 10%, and the pore-pressure ratio (${\Delta}u/{\sigma'}_c$) 0.95 value were compared; under the relative density of 70% and the effective confining pressure of 100kPa. The pore-pressure ratio (${\Delta}u/{\sigma'}_c$) 0.95 value showed a similar trend to the double amplitude (DA) 5% line.

• 대한토목학회논문집
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• 제28권2C호
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• pp.117-123
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• 2008

풍화도가 다른 교란 및 불교란 화강토를 채취하고 일련의 실내시험(압밀배수시험, 평균주응력일정시험 등)을 실시하여 전단 중 발생되는 체적변화인 다일레이턴시(dilatancy) 특성을 분석하였다. 그 결과, 화강토의 다일레이턴시 영향으로 배수전단시험에서 평균주응력의 증가와 더불어 함수비는 감소하고, 풍화도가 낮은 경우의 불교란 화강토는 전단과정 중 어느 일정한계에서는 함수비의 증가를 보였다. 전단에 의한 체적변화량과 주응력차의 관계에서 ${\Delta}V_d/V_1=D{\cdot}(({\sigma}_1-{\sigma}_3)-{\sigma}_c)/{{\sigma}_m}^{\prime}$의 직선관계가 성립된다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.104-110
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• 2006

고정도, 저주파용 데이터 변환기로 사용되어온 델타-시그마 변환기는 그 출력 단에 1 bit 혹은 multi-bit 양자화기(ADC)를 사용할 수 있다. 이 중 multi-bit 양자화기를 사용하는 경우 궤환회로에도 multi-bit DAC을 사용하여야 하며 시스템의 데이터 변환 정확도는 DAC의 비선형성에 직접적인 영향을 받는다. 이 영향을 최소화하여 델타-시그마 변환기의 변환 정확도를 높이기 위해서는 DAC에 사용되는 단위 데이터 변환소자 간의 오차가 시스템에 미치는 영향을 최소화 하여야한다. 이 과정 즉 Dynamic Element Matching을 위하여 제안된 4가지 방안(DER, CLA, ILA, DWA)을 비교 설명하였다. 그리고 각 방안을 사용하였을 때 시스템 출력의 잡음 특성을 비교 하였다. 이중 DWA(Data Weighted Averaging) 방안이 가장 우수한 출력 특성을 보였다.

• 전자공학회논문지SC
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• 제43권1호
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• pp.39-44
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• 2006

델타시그마 변환기에서 limit cycle 에 의한 패턴 노이즈 문제는 오래 동안 설계자들을 괴롭혀 온 문제이다. 델타시그마 변환기의 동작과 출력은 입력과 초기치에 의해 결정된다. 본 논문은 델타시그마 변환기의 구조에 따른 패턴잡음의 발생정도를 널리 쓰이는 네 가지 모델로 비교 하였다. 델타시그마 변환기 중 적분기형 과 공진기형의 차이와 부궤환 방식에 따른 차이를 비교 하였으며 그 결과는 적분기 형식의 증폭단을 사용하는 델타시그마 변환기가 패턴잡음을 적게 발생시키는 것으로 판명되었다.

• 전기전자학회논문지
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• 제17권4호
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• pp.511-516
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• 2013

본 논문에서는 DAC(Digital to Analog Converter) 출력을 지연시켜 디지털 피드백 패스를 추가하는 FDPA 기법을 사용한 SDM(Sigma Delta Modulator)을 제안한다. 지연된 디지털 피드백 패스만을 추가하여 SDM의 해상도를 높이고 기존 구조의 아날로그 피드백 패스를 제거함으로써 기존 구조에 비해 사용되는 클록이 줄어들어 회로가 간단하다. 제안한 구조를 설계하기 위해 MATLAB 모델링을 이용하여 적분기의 최적 계수를 설정하였다. 설계된 SDM은 $0.18{\mu}m$ CMOS 공정을 사용하였고 신호 대역폭 20KHz, 샘플링 주파수 2.56MHz에서 81dB의 SNR, $220{\mu}W$의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.25-33
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• 2007

본 논문에서는 높은 dynamic range(DR)를 얻을 수 있는 단일-비트 4차 델타-시그마 모듈레이터를 제시하였으며, 이를 구현하였다. 본 모듈레이터에 사용된 루프 필터의 구조는 피드백 패스와 피드포워드 패스를 혼합하여 사용한 구조이며, 스위치-커패시터(switched-capacitor) 방식으로 구현되었다. 측정 결과로는 20kHz의 기저대역(base band)에서 3.2MHz의 클록을 사용하였을 때 최대 99dB의 DR을 얻었다. 본 모듈레이터는 $0.18{\mu}m$ standard CMOS 공정으로 만들어졌다.

• ETRI Journal
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• 제36권6호
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• pp.924-930
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• 2014

This paper presents a $0.13{\mu}m$ CMOS 3-level envelope delta-sigma modulation (EDSM) RF signal generator, which synthesizes a 2.6 GHz-centered fully symmetrical 3-level EDSM signal for high-efficiency power amplifier architectures. It consists of an I-Q phase modulator, a Class B wideband buffer, an up-conversion mixer, a D2S, and a Class AB wideband drive amplifier. To preserve fast phase transition in the 3-state envelope level, the wideband buffer has an RLC load and the driver amplifier uses a second-order BPF as its load to provide enough bandwidth. To achieve an accurate 3-state envelope level in the up-mixer output, the LO bias level is optimized. The I-Q phase modulator adopts a modified quadrature passive mixer topology and mitigates the I-Q crosstalk problem using a 50% duty cycle in LO clocks. The fabricated chip provides an average output power of -1.5 dBm and an error vector magnitude (EVM) of 3.89% for 3GPP LTE 64 QAM input signals with a channel bandwidth of 10/20 MHz, as well as consuming 60 mW for both channels from a 1.2 V/2.5 V supply voltage.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.342-348
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• 2015

This paper presents a 1.9-GHz digital ${{\Delta}{\Sigma}}$ fractional-N PLL with a finite impulse response (FIR) filter embedded for noise suppression. The proposed digital implementation of FIR provides a simple method of increasing the number of taps without complicated calculation for gain matching. This work demonstrates 32 tap FIR filtering for the first time and successfully filtered the in-band phase noise generated from delta-sigma modulator (DSM). Design considerations are also addressed to find the optimum number of taps when the resolution of time-to-digital converter (TDC) is given. The PLL, fabricated in $0.11-{\mu}m$ CMOS, achieves a well-regulated in-band phase noise of less than -100 dBc/Hz for the entire range inside the bandwidth of 3 MHz. Compared with the conventional dual-modulus division, the proposed PLL shows an overall noise suppression of about 15dB both at in-band and out-of-band region.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.906-909
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• 2006

본 논문은 저 전압 및 저 왜곡 스위치형 커패시터 (switched-capacitor, SC)를 적용한 새로운 형태의 몸체효과 보상형 스위치 구조를 제안한다 제안된 회로는 저 전압 SC 회로를 위해서 rail-to-rail 스위칭을 허용하며 기존의 부트스트랩된 회로 (19dB) 보다 더 우수한 총 고조파 왜곡을 가진다. 설계된 2-1 캐스케이드 시그마 델타 변조기는 통신 송수신시스템내의 오디오 코덱을 위한 고해상도 아날로그-디지털변환을 수행한다. 1단 폴드형 캐스코드 연산증폭기 및 2-1 캐스케이드 시그마 델타 변조기는 0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었으며, 2.7V에서 동작한다.