• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2006년도 학술대회
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• pp.141-150
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• 2006

본 논문에서는 기존에 제안된 가상음향공간 모델에서 문제점으로 대두된 음향특성을 개선한 새로운 모델을 제안하였다. 제안된 가상음향효과기는 초기 잔향을 위하여 teped delay line을 사용하여 초기반사음 재현에 충실하도록 하였고, 후기 잔향을 위하여 nesed allpass delay line을 이용하여 잔향 밀도를 높이도록 고안되었다. 각 delay line의 지연 시간을 조절하여 가장 좋은 잔향 효과를 갖도록 계수 값들을 추출하였으며, 제안한 알고리즘을 일반 범용 DSP를 이용하여 구현하였으며, 실험 고찰을 통하여 기존에 제시된 모델에서의 임펄스성음에 대한 비선형적인 거친 응답과 frequency 영역에서 고르고 평탄한 잔향 밀도가 개선되어 보다 더 좋은 효과를 보임을 확인하였다.

• 전자공학회논문지
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• 제51권8호
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• pp.156-164
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• 2014

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

• 대한산업공학회지
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• 제22권2호
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• pp.231-245
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• 1996

Semiconductor manufacturing line includes several batch processes which are to be controlled effectively to enhance the productivity of the line. The key problem in batch processes is a dynamic batch sizing problem which determines number of lots processed simultaneously in a single botch. The batch sizing problem in semiconductor manufacturing has to consider delay of lots, setup cost of the process, machine utilization and so on. However, an optimal solution cannot be attainable due to dynamic arrival pattern of lots, and difficulties in forecasting future arrival times of lots of the process. This paper proposes an efficient batch sizing heuristic, which considers delay cost, setup cost, and effect of the forecast errors in determining the botch size dynamically. Extensive numerical experiments through simulation are carried out to investigate the effectiveness of the proposed heuristic in four key performance criteria: average delay, variance of delay, overage lot size and total cost. The results show that the proposed heuristic works effectively and efficiently.

• 한국광학회지
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• 제17권2호
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• pp.159-164
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• 2006

원통형의 압접소자를 이용한 광지연선을 사용하여 광 간섭형 단층촬영 시스템을 제작하였다. 광지연선은 18 m 길이의 단일 모드 광섬유를 압전소자의 둘레에 134회 감아 구성하였으며 0.78 mm의 광경로 길이변화를 얻었다. 제작한 광 간섭형 단층촬영 시스템은 신호 대 잡음비 96.9 dB, 종방향 분해능 $18.6{\pm}0.5\;{\mu}m$, 횡방향 분해능 $5\;{\mu}m$의 특성을 보였다.

• Current Optics and Photonics
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• 제3권1호
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• pp.16-21
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• 2019

We present a broad-bandwidth comb-spacing-swept source (CSWS) based on a differential polarization delay line (DPDL) for interferometric three-dimensional (3D) imaging. The comb spacing of the CSWS is repeatedly swept by the tunable DPDL in the multiwavelength source to provide depth-scanning optical coherence tomography (OCT). As the polarization differential delay of the DPDL is tuned from 5 to 15 ps, the comb spacing along the wavelength continuously varies from 1.6 to 0.53 nm, respectively. The wavelength range of various semiconductor optical amplifiers and the cavity feedback ratio of the tunable fiber coupler are experimentally selected to obtain optimal conditions for a broader 3-dB bandwidth of the multiwavelength spectrum and thus provide a higher axial resolution of $35{\mu}m$ in interferometric OCT imaging. The proposed CSWS-OCT has a simple imaging interferometer configuration without reference-path scanning and a simple imaging process without the complex Fourier transform. 3D surface images of a via-hole structure on a printed circuit board and the top surface of a coin were acquired.

• 한국광학회지
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• 제18권2호
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• pp.162-166
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• 2007

본 논문에서는 여러 개의 DFB LD로 구성된 다파장 광원을 이용하여 선형 위상 배열 안테나(Phased Array Antenna; PAA)를 위한 WDM 광 실시간 지연선로(Optical True Time-Delay; OTTD) 빔 성형기를 제안하였다. X-밴드용 3-비트 선형 PAA 구동을 위해, 4개의 DFB LD로 이루어진 다파장 광원과 단위 시간 지연이 12 ps인 광섬유 지연선로 행렬로 구성된 WDM-OTTD를 구현하여 모든 방사각에서 시간 지연을 측정하였다. 최대 시간지연 오차는 인접 안테나 소자간 시간지연이 36 ps인 경우에 -1.74 ps와 +1.14 ps로 나타나, 방사각 오차는 주 빔의 방향이 $46.05^{\circ}$일 때 $-2.87^{\circ}\sim+1.88^{\circ}$이내가 될 것으로 예상된다. 5-GHz부터 10-GHz까지 6개의 서로 다른 RF 주파수에 대하여 시간지연 특성을 조사한 결과, 모든 주파수에서 동일한 시간 지연이 발생되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.1-7
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• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.

• 전기전자학회논문지
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• 제21권4호
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• pp.416-419
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• 2017

본 논문에서는 고속 DDR3/DDR4 SDRAM을 위한 새로운 디지털 지연고정루프 (delay-locked loop: DLL)를 제안한다. 제안하는 디지털 DLL은 디지털 지연라인의 boundary switching 문제에 의한 jitter 증가 문제를 제거하기 위하여 위상보간 (phase interpolation) 방식의 파인지연라인 (fine delay line)을 채택하였다. 또한, 제안하는 디지털 DLL은 harmonic lock 문제를 제거하기 위하여 새로운 점진직 검색 (gradual search) 알고리즘을 사용한다. 제안하는 디지털 DLL은 1.1V, 38-nm CMOS DRAM 공정으로 설계되었으며, 0.25-2.0 GHz의 주파수 동작 영역을 가진다. 2.0 GHz에서 1.1 ps의 피크-투-피크 (p-p) 지터를 가지며, 약 13 mW의 전력소모를 가진다.

• 한국통신학회논문지
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• 제36권10B호
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• pp.1240-1245
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• 2011

본 논문에서는 실내 환경에서 LED(Light Emitting Diode)를 이용한 가시광 통신(VLC : Visible Light Communication) 채널의 특성을 모델링 및 분석하였다. LED에서 방사된 광 입자(Photon)의 일부는 직접(LOS : Line Of Sight) 또는 반사(NLOS : None Line Of Sight)의 경로를 거쳐서 PD(PhotoDiode)에 도달하며, 이것은 수신 부에서 시간 지연(delay profile)과 감쇠(attenuation)를 가진 다중 수신 신호 특성을 나타낸다. 가로, 세로, 높이의 크기가 20*8*2.3m로 가정된 실내 환경에서 2개의 LED와 3개의 PD를 사용하여, 각 PD에서 직접파, 반사파에 의한 채널 특성을 컴퓨터 모의실험하고 분석하였다. 채널 모델별 특성은 BPSK 기반의 통신 모의실험을 통하여 그 유용성을 입증하였다.