• 한국산학기술학회논문지
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• 제16권1호
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• pp.639-645
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• 2015

Nios II 코어에 기반한 하드웨어 가속기를 checksum과 residue checking 알고리즘을 대상으로 하여 HDL 코딩으로 해당 하드웨어를 구현하는 component 방식, 프로세서 명령어세트 확장에 의한 custom instruction 방식과 C2H 컴파일러로 해당 로직을 자동 생성하는 C2H 방식으로 구현하고, 실행 결과를 분석 및 비교한다. 비교 결과 실행 소요시간 기준의 경우 C2H 방식 구현이 최단시간 수행을, 그리고 하드웨어 추가 소요량 기준의 경우 custom instruction 방식 구현이 최소의 하드웨어를 추가로 사용함을 확인한다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.414-417
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• 1988

Recently PLC pursues faster scanning time, circuit confidence, reliability improvement, and smaller size. To obtain above all merit, custom IC(Gate Array) is developed. Custom IC includes 5 main blocks and 2 auxiliary blocks. The 5 main blocks process faster sequential instruction execution by only logic gate using hexa instruction code system. And the 2 auxiliary blocks generate baud rate clock (153.6 KHz, 76.8KHz) to communicate between PLC and computer or programmers.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.51-58
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• 2011

Extensible processors provide an efficient mechanism to boost the performance of the whole system without losing much flexibility. However, due to the intense demand of low cost and power consumption, customizing an embedded system has been more difficult than ever. In this paper, we present a framework for custom instruction generation considering both area constraints and resource sharing. We also present how we can speed up the process through pruning and library-based design space exploration.

• 디지털산업정보학회논문지
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• 제11권3호
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• pp.31-43
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• 2015

In this paper, we discuss a code generation technique for custom transport triggered architecture (TTA) from a high-level language structure. This methodology is implemented by using TTA-based Co-design Environment (TCE) tool. The results show how the scheduler exploits instruction level parallelism in the custom target architecture and source program. Thus, the scheduler generates parallel TTA instructions using lower cycle counts than the sequential scheduling algorithm. Moreover, we take Tensilica tool to make a comparison with TCE. Because of the efficiency of TTA, TCE takes less execution cycles compared to Tensilica configurations. Finally, this paper shows that it requires only 7 cycles to generate the parallel TTA instruction set for implementing Cyclic Redundancy Check (CRC) applications as an input design, and presents the code generation technique to move complexity from the processor software to hardware architecture. This method can be applicable lots of channel Codecs like CRC and source Codecs like High Efficiency Video Coding (HEVC).

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.97-105
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• 2016

Microcontrollers (MCUs) for endpoint smart sensor devices of internet-of-thing (IoT) are being implemented as system-on-chip (SoC) with on-chip instruction flash memory, in which user firmware is embedded. MCUs directly fetch binary code-based instructions through bit-line sense amplifier (S/A) integrated with on-chip flash memory. The S/A compares bit cell current with reference current to identify which data are programmed. The S/A in reading '0' (erased) cell data consumes a large sink current, which is greater than off-current for '1' (programmed) cell data. The main motivation of our approach is to reduce the number of accesses of erased cells by binary code level transformation. This paper proposes a built-in write/read path architecture using binary code inversion method based on hot-spot region detection of instruction code access to reduce sensing current in S/A. From the profiling result of instruction access patterns, hot-spot region of an original compiled binary code is conditionally inverted with the proposed bit-inversion techniques. The de-inversion hardware only consumes small logic current instead of analog sink current in S/A and it is integrated with the conventional S/A to restore original binary instructions. The proposed techniques are applied to the fully-custom designed MCU with ARM Cortex-M0$^{TM}$ using 0.18um Magnachip Flash-embedded CMOS process and the benefits in terms of power consumption reduction are evaluated for Dhrystone$^{TM}$ benchmark. The profiling environment of instruction code executions is implemented by extending commercial ARM KEIL$^{TM}$ MDK (MCU Development Kit) with our custom-designed access analyzer.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 추계학술발표대회
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• pp.53-56
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• 2014

Application specific instruction-set processor (ASIP) is a suitable design choice for system designers who seek both flexibility to handle various applications in the domain together with the performance. Successful development of an ASIP, however, requires a software development kit (SDK) to be provided along with the processor. Synopsys Processor Designer is an ASIP development tool, which takes as input a set of files written in a high-level architecture description language called LISA (Language for Instruction Set Architecture), and generates SDK as well as RTL. Recently, they have added support for the generation of LLVM compiler backend, though some manual work is required. In this paper, we introduce some details in porting LLVM compiler to a custom processor architecture in Synopsys Processor Designer.

• 대한치과보철학회지
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• 제51권4호
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• pp.276-283
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• 2013

연구 목적: 본 연구에서는 기성 지대주와 맞춤형CAD-CAM 지대주의 적합성 및 나사 사이의 안정성 대해 알아보고자 한다. 연구 재료 및 방법: 오스템 임플란트 시스템을 이용하였다. 동일회사에서 제작된 기성 지대주(Transfer abutment, Osstem Implant Co. Ltd, Busan, Korea) 및 맞춤형CAD-CAM 지대주(CustomFit abutment, Osstem Implant Co. Ltd, Busan, Korea)와 국내 외주 제작된 맞춤형CAD-CAM 지대주(Myplant, Raphabio Co., Seoul, Korea)를 5개씩 선택, 제작하였으며 나사는 각 회사에서 제공되는 것을 사용하였다. 제조사의 지시에 따라 고정체와 지대주를 30 Ncm으로 조인 후 초기 풀림 토크를 3회 반복 측정한 후 통계 분석하였다(${\alpha}=.05$). 고정체-지대주 연결체를 에폭시 레진에 매몰 후 습식 절삭 및 연마하여 계면 사이의 적합성을 FE-SEM으로 관찰하였다. 결과: 지대주의 초기 풀림 토크 값은 각각 기성 지대주(Transfer abutment)에서 $26.0{\pm}0.30Ncm$, 동일 회사에서 제작된 맞춤형CAD-CAM 지대주(CustomFit abutment)에서 $26.3{\pm}0.32Ncm$, 외주로 제작된 맞춤형CAD-CAM 지대주(Myplant abutment)에서 $24.7{\pm}0.67Ncm$였다. 국내 외주 제작된 맞춤형CAD-CAM 지대주에서 유의적으로 낮은 초기 풀림 토크 값을 보였으며(P=.027), 고정체-지대주 계면에서 변연 간극이 관찰되었다. 결론: 본 실험의 한계 내에서 국내 외주 제작된 맞춤형CAD-CAM 지대주는 동일 회사에서 제작된 기성 지대주나 맞춤형CAD-CAM 지대주에 비해 더 낮은 나사 안정성 및 적합성을 보인다고 볼 수 있다.

• 대한치과보철학회지
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• 제38권5호
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• pp.640-649
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• 2000

In the restoration of endodontically treated teeth, carbon fiber post was recently introduced. The purpose of this in vitro study was to investigate the fracture strength of teeth restored with a pre-fabricated carbon fiber post in comparison with teeth restored with a prefabricated titanium post & custom cast gold post after cyclic loading in the different environment. A total of 30 recently extracted human central incisors of similar dimension with crowns removed were used. All teeth were placed into acrylic blocks and every steps for post and core fabrication were made accord-ing to manufacture's instruction. The post length and core dimensions were standardizd. All teeth were divided into 6 groups: 1) carbon fiber post / atmosphere, 2) titanium post / atmosphere, 3) gold post / atmosphere, 4) carbon fiber post / wet, 5) titanium post / wet, 6) gold post / wet. Carbon fiber post and titanium post were cemented in place using resin cement and cores were fabricated with Ti-Core. Custom cast gold post was made from Duralay pattern resin and cemented using resin cement, too. All specimens were thermocycled 10,000 times. After 50,000 cyclic loading, failure strength was measured using Instron testing machine. Kruskal-Wallis test followed by Mann-Whitney test was used to compare the mean fracture strength. Results were as follows : 1. All specimens showed lower fracture strength in wet environment after cyclic loading than in atmosphere condition, but did not reveal a significant difference. 2. There was no significant difference between carbon fiber post specimen and titanium post specimen in the same environment. 3. Gold cast post specimen showed significant different greater fracture strength than those of others in the same environment. 4. Carbon fiber post specimen showed no root fracture.

• 한국정보처리학회논문지
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• 제1권4호
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• pp.517-530
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• 1994

본 논문에서는 연구용 VHDL 및 CAD 툴을 사용하여 톱다운 설계방식에 의하여 소 형 마이크로프로세서(MPU;microprocessor unit)의 설계를 수행한다. 이를 위하여 기본 MPU와 이의 파이프라인화 구조를 제안한다. 설계목표와 명령어, 아키텍쳐가 결정되면, 이를 우선 C 언어로 모의실험하여 동작을 확인하며, 다음 VHDL 모의실험의 경우, 주어 진 입력에 대하여 내부 레지스터의 내용을 점검하여 동작을 확인한다. 다음에, 이를 연구용 CAD 툴에 의해 완전주문형(full-custom)/반주문형(semi-custom) 설계방식에 의해 레이아웃을 수행하며 관련 모의 실험을 수행한다. 이어 성능개선을 위하여 제안 한 파이프라인 구조를 모의실험을 통하여 타당성을 확인하며 아울러 관련 문제점 및 향후 연구방향에 관해 논한다. 결론적으로, 본 논문을 통하여 MPU의 설계방법을 정립 하였으며, 아울러 성능개선을 위한 아키텍쳐의 설계변화가 가능하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.87-92
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• 2018

보통의 CPU 처럼 명령어 기반으로 정규표현식 패턴 매칭을 수행하는 정규표현식 프로세서가 최근에 연구되었다. 이들 중 REMPc만이 문자 클래스 처리를 위한 기능을 제공한다. 본 논문에서는 정규표현식에서 사용 빈도가 높은 문자 클래스들에 대해서 명령어의 오퍼랜드 필드에 비트맵 방식으로 나타내고, 하드 배선 방식으로 이 문자 클래스에 대한 매칭을 수행하여 효율적인 문자클래스 매칭을 수행하는 구조를 제안한다. 제안한 방법을 사용하면 Snort 규칙의 문자 클래스에 대해서 대부분의 문자 클래스를 명령어의 한 오퍼런드 또는 한 명령어로 나타낼 수 있다. 이처럼 REMPc에 비해서 적은 수의 명령어를 사용하므로 효율적인 문자 클래스 매칭을 할 수 있다.