• 대한전자공학회논문지SD
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• 제47권7호
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• pp.30-36
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• 2010

발달로 인해 칩의 집적도가 향상되고, 그에 따라 칩 내의 전류밀도가 증가하게 되었다. 이는 칩의 온도가 상승하는 효과를 가져오게 되고, 또한 거리에 따른 온도의 변화를 증가시키는 요인이 된다. 본 논문은 칩 내의 온도의 기울기 때문에 발생되는 클락의 스큐를 최소화하기 위한 균형 스큐 트리를 생성하는 기법을 제안한다. 제안한 기법은 Elmore 지연 수식을 이용하여 연결선의 지연을 구하고 DME(Deferred Merge Embedding) 알고리즘을 통해 만들어진 클락 트리를 변형시키면서 최적의 균형 스큐 트리를 찾는다. 제안한 기법의 성능 평가를 위하여 C 언어로 제안된 기법을 구현하였고, 온도의 기울기 때문에 발생한 클락 삽입 지점을 평균 약 54%이하로 수축시킬 수 있다는 것을 시뮬레이션 결과로 보였으며, 스큐가 현저히 낮아지는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.63-68
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• 2004

칩의 외부 클럭과 내부 클럭 사이의 스큐를 줄이기 위하여 고정밀도 동기 미러 지연 소자를 제안한다. 제안하는 동기 미러 지연 소자는 두 단계에 걸쳐서 클럭 스큐를 감소시킨다. 먼저 기존의 동기 미러 지연 소자에 의하여 동기화가 이루어진다. 그 다음, 연속 근사 레지스터에 의하여 조절되는 delay-locked loop에 의하여 세밀하게 동기화가 이루어진다. 동기화가 이루어지는데 필요한 전체 시간은 10 사이클이다. 모의 실험 결과, 제안하는 동기 미러 지연 소자는 182MHz에서 50psec의 스큐 특성을 가지며, 0.35㎛ 1-poly 4-metal CMOS 공정 하에서 3.3V의 전원 전압을 사용했을 때, 17.5mW를 소모하는 것을 알 수 있다.

• Journal of Information Processing Systems
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• 제16권3호
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• pp.541-556
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• 2020

Wireless networks have become integral to society as they provide mobility and scalability advantages. However, their disadvantage is that they cannot control the media, which makes them vulnerable to various types of attacks. One example of such attacks is the evil twin access point (AP) attack, in which an authorized AP is impersonated by mimicking its service set identifier (SSID) and media access control (MAC) address. Evil twin APs are a major source of deception in wireless networks, facilitating message forgery and eavesdropping. Hence, it is necessary to detect them rapidly. To this end, numerous methods using clock skew have been proposed for evil twin AP detection. However, clock skew is difficult to calculate precisely because wireless networks are vulnerable to noise. This paper proposes an evil twin AP detection method that uses a multiple-feature-based machine learning classification algorithm. The features used in the proposed method are clock skew, channel, received signal strength, and duration. The results of experiments conducted indicate that the proposed method has an evil twin AP detection accuracy of 100% using the random forest algorithm.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.29-36
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• 2009

Power supply noise is fundamentally caused by large current peaks. Since large current peaks are induced by simultaneous switching of many circuit elements, power supply noise can be minimized by deliberate clock scheduling which utilizes nonzero clock skew. In this paper, nonzero skew clock scheduling is used to avoid the large peak current and consequently reduce power supply noise. While previous approaches require extra characterization efforts to acquire current waveform of a circuit, we approximate it only with existing cell library information to be easily adapted to conventional design flow. A simulated annealing based algorithm is performed, and the peak current values are estimated for feasible clock schedules found by the algorithm. The clock schedule with the minimum peak current is selected for a solution. Experimental results on ISCAS89 benchmark circuits show that the proposed method can effectively reduce the peak current.

• 한국정보과학회논문지:정보통신
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• 제34권5호
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• pp.370-378
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• 2007

무선 센서 네트워크(WSNs)에서는 수많은 센서들이 사람이 접근하기 어려운 환경에 배치된다. 이러한 환경에서, 센서들의 절대적 또는 상대적인 위치정보를 이용함으로써 무선 센서 네트워크를 다양한 응용서비스에 이용할 수 있다. 지금까지는 센서 노드의 위치를 측정하는 방법으로 신호의 도착시간차(time-of-arrival, TOA)에 기반을 둔 방법이 가장 정확도가 높게 평가되었다. 그러나 TOA방법에서는 두 노드간에 clock skew나 clock drift가 생기면 거리오차가 발생하게 된다. 이러한 문제를 해결하기 위해서 주기적인 시간동기화 기법들이 제시되었는데, 이러한 방법에서는 거리오차를 줄일 수 있지만 시간동기화에 따른 overhead가 발생하게 된다. 본 논문에서는 이러한 clock skew가 발생하는 상황에서도 거리와 위치 정확도를 높일 수 있는 신호의 다중 왕복시간차(multiple round-trip times of arrival, RTOA)에 기반한 위치 측정 방법을 제안한다. 실험 결과, RTOA가 기존의 TOA방법보다 최대 93%의 위치 정확도 향상을 보였다.

• 한국멀티미디어학회논문지
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• 제15권11호
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• pp.1391-1398
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• 2012

무선 센서네트워크에서의 시각동기는 Wireless USB, WBAN 등의 MAC 계층에서부터 응용 계층에 이르기까지 거의 모든 계층에서 다양한 목적을 위해 매우 중요한 기술이다. 본 논문에서는 무선 센서네트워크에서의 시각동기를 위한 실시간 클럭 스큐 추정 방법을 제시한다. 재귀적 최소제곱법을 통해 오프셋 보정 정보들을 얻을 때마다 클럭 스큐가 실시간적으로 추정 및 갱신되며, 아울러 스큐 추정을 위해 각 센서노드에 저장해야할 정보를 최소화한다. 제안한 클럭 스큐 추정 방법은 기존의 클럭 오프셋 보정 방법과 쉽게 통합될 수 있으며, 이 경우 보다 정확하고 효율적인 시각동기화가 가능해진다. 시뮬레이션 및 실험 결과를 통해 제안한 클럭 스큐 추정 방법을 통한 시각동기 정확도의 향상을 보인다.

• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.74-80
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• 2002

SOC와 같은 VLSI 집적 회로는 기능적 이유 등으로 인해 다중 클락의 설계 기법을 필요로 한다. 테스트시 클락 오더링과 같은 문제의 효과적이지 못한 대응으로 인해 클락 도메인간의 전이에서 많은 오류들이 발생한다. 본 논문은 다중 클락 시스템에서의 새로운 자체 테스크 기법을 제시한다. 클락 스큐의 문제는 다중캡처의 동작으로 제거하며, 다른 클락 도메인간 혹은 같은 클락 도메인간의 테스트 모두를 동작속도에서 가능하게 한다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2218-2226
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• 2009

무선메쉬네트워크환경을 지원하는 TDMA기반 MAC프로토콜은 기존의 패킷기반인 802.11 DCF/EDCA 프로토콜보다 많은 장점을 가지고 있다. 하지만, TDMA기반의 MAC프로토콜은 MP(Mobile Points)들의 발진기(Oscillator) 편차와 분산 환경의 특성으로 인해서 새로운 동기화 기법이 필요하다. 본 논문에서는 TDMA기반의 MAC프로토콜에서 동기화 방법을 제안한다. MP들을 동기화 상태에 따라 4가지로 구분해서 MP가 동기화 상태일때 비콘을 이용해서 TDMA프레임의 시작시간을 Time Skew의 변동 범위내에서 결정하도록 한다. Clock Drift에 의해 발생하는 Time Skew는 보정계수를 통해서 자동으로 보정할 수 있는 알고리즘을 제안한다. 이 제안된 내용을 기반으로 General Time Error값과 Clock Drift Rate가 실험을 통해 안정적이며 최소의 값이 산출되는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.45-48
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• 2010

An inter-pin skew compensation scheme is proposed, which minimizes the inter-pin skew of parallel interface induced by unequal trace length and loading of printed circuit board (PCB). The proposed scheme measures the inter-pin skew and compensates during power-up with simple hardware. The proposed scheme is applied to 3.2-Gb/s/pin DDR4 SDRAM and implemented in a 0.18 m CMOS process. The inter-pin skew is compensated in 324-cycles of 400-MHz clock and the skew is compensated to be less than 24-ps.