• 제목/요약/키워드: clock model

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클럭 게이팅 구동신호 기반 상위수준 전력모델의 전력 상태 수 감소 (Reduction of the Number of Power States for High-level Power Models based on Clock Gating Enable Signals)

  • 최호석;이준환
    • 전자공학회논문지
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    • 제52권9호
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    • pp.28-35
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    • 2015
  • 본 논문은 클럭 게이팅 구동신호를 이용한 전력 모델링 방법에서 회로에서 나타나지 않는 잉여 전력 상태를 확인함으로써 전력 상태 수를 줄이는 방법을 제안한다. 회로에 나타나지 않는 전력 상태를 확인하기 위해 함수적 종속성과 구조적 종속성을 확인한다. 본 논문에서는 2개의 클럭 게이팅 구동신호 간에 나타나는 함수적 종속성 중 동치 관계, 역관계, 포함 관계만을 다룬다. 구조적 종속성은 클럭 게이팅 셀의 위치적 특성에 의한 종속성을 의미한다. 두 종속성으로 발견한 관계를 이용해 전력상태의 수를 줄였으며, 감소 후 남은 전력 상태수를 세기위해 이진결정다이어그램을 사용하였다. 함수적 종속성과 구조적 종속성을 이용해 전력 상태 수를 알고리즘 적용 전 대비 평균 59%까지 감소시켰다.

Current Memory의 성능 개선을 위한 Dummy Switch의 Width에 관한 연구 (A Study on Width of Dummy Switch for performance improvement in Current Memory)

  • 조하나;홍순양;전성용;김성권
    • 한국지능시스템학회:학술대회논문집
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    • 한국퍼지및지능시스템학회 2007년도 춘계학술대회 학술발표 논문집 제17권 제1호
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    • pp.485-488
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    • 2007
  • 최근 Analog Sampled-Data 신호처리를 위하여 주목되고 있는 SI(Switched-Current) circuit은 저전력 동작을 하는 장점이 있지만, 반면에 SI circuit에서의 기본 회로인 Current Memory는 Charge Injection에 의한 Clock Feedthrough이라는 치명적인 단점을 갖고 있다. 따라서 본 논문에서는 Current Memory의 문제점인 Clock Feedthrough의 일반적인 해결방안으로 Dummy Switch의 연결을 검토하였고, Austria Mikro Systeme(AMS)에서 $0.35{\mu}m$ CMOS process BSIM3 Model로 제작하기 위하여 Current Memory의 Switch MOS와 Dummy Switch MOS의 적절한 Width을 정의하여야 하므로, 그 값을 도출하였다. Simulation 결과, Switch의 Width는 $2{\mu}m$, Dummy Switch의 Width는 $2.35{\mu}m$로 정의될 수 있음을 확인하였다.

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CAN 네트워크의 시간동기를 위한 IEEE1588 구현 (Implementation of IEEE1588 for Clock Synchronization)

  • 박성원;김인성;이동익
    • 한국통신학회논문지
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    • 제39B권2호
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    • pp.123-132
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    • 2014
  • 본 논문에서는 CAN(Controller Area Network)의 시간동기를 위한 IEEE1588 알고리즘의 구현에 관한 연구결과를 제시한다. 시간동기는 네트워크 기반 임베디드 시스템의 안정성, 효율, 신뢰성 개선 측면에서 매우 중요하다. 최근 전용 칩을 이용하는 IEEE1588 표준이 Ethernet 기반 임베디드 시스템의 시간동기에 폭넓게 적용되고 있다. IEEE1588과 같은 표준화된 시간동기 기법은 기존의 'in-house' 시간동기 기법에 비해 많은 장점들을 제공하지만, CAN을 위한 IEEE1588 전용 칩은 현재까지 상용화된 제품을 찾아보기 어렵다. 본 논문에서는 전용 칩을 사용하지 않고 소프트웨어와 CAN 메시지만을 이용하여 IEEE1588 알고리즘을 구현한다. 제안된 방법의 효용성을 확인하기 위해 간단한 모델을 이용하여 추정한 동기정밀도와 실험용 네트워크를 통해 측정한 동기정밀도를 비교분석 한다.

불면증의 생리학적 모델 (Human Physiological Models of Insomnia)

  • 심현보;유범희
    • 수면정신생리
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    • 제16권1호
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    • pp.5-9
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    • 2009
  • Relatively little is known about the neurobiology of insomnia, despite its wide prevalence and broad medical impact. Although much is still to be learned about the pathophysiology of the disorder, identification, systematic assessment, and appropriate treatment are clearly beneficial to patients. Recent research, using quantitative EEG, polysomnography (PSG), multiple sleep latency test (MSLT) and neuroimaging techniques, suggests that some broad areas can be identified as possible pathophysiological models. Sleep-wake homeostat model hypothesizes a failure in homeostatic regulation of sleep, an attenuated increase in sleep drive with time awake, and/or defective sensing of sleep need. Circadian clock model hypothesizes a dysfunctional circadian clock, resulting in changes in the timing of sleep-wake propensity that are incompatible with normal sleep. Intrinsic sleep-wake state mechanism model suggests that abnormal function of insomnia comprises the systems responsible for expression of the sleep states themselves. Extrinsic over-ride mechanism (stress-response) model suggests that insomnia reflects the consequences of overactivity of one of the systems considered "extrinsic" to normal sleep-wake control. Many current therapies for insomnia are based on these physiological models. Several attempts have been made to create a physiological model that would explain this disorder and could be used as a foundation for treatment. However, it appeared that no model can fully explain and clarify all aspects of insomnia. Future research should be necessary to expand our knowledge on the biological dimensions of insomnia.

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VHDL 모델 검증의 효율적인 시간단축 방법 (Efficient Methods for Reducing Clock Cycles in VHDL Model Verification)

  • Kim, Kang-Chul
    • 대한전자공학회논문지SD
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    • 제40권12호
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    • pp.39-45
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    • 2003
  • 칩의 크기가 증가함에 따라 VHDL 모델의 설계검증은 점점 어려워지고, 많은 시간을 소모하는 과정이 되고 있다. 최근에 VHDL 모델을 검증하기 위하여 베이지안 예측과 정지법(stopping rule)을 이용한 방법들이 소개되고 있다. 이 논문에서는 VHDL 모델을 검증하기 위하여 정지법을 사용할 때 클럭 사이클을 줄일 수 있는 2가지 방법을 제안한다. 첫 번째 방법은 세미랜덤변수를 정의하고, 정지법이 동작 중에 세미랜덤변수의 영역에 존재하는 데이터를 생략하여 정지점stopping point)을 줄이고, 두 번째 방법은 정지법의 페이즈가 변화시에 베이지안 파라미터의 기존 값을 그대고 유지하여 클럭 사이클을 줄이는 방법이다. 제안된 방법의 효율성을 입증하기 위하여 12개의 VHDL 모델에 대하여 분기검출율에 관한 모의실험을 하였으며, 기존의 방법과 비교하여 분기검출율은 0.6% 줄었지만 25% 이상의 클럭 사이클을 줄일 수 있었다.

신라시대 천문역법(天文曆法)과 물시계(漏刻) 복원연구 (Astronomical Calendar and Restoration Design of Clepsydra in the Silla era)

  • 이용삼;정장해;김상혁;이용복
    • Journal of Astronomy and Space Sciences
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    • 제25권3호
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    • pp.299-320
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    • 2008
  • 당나라 때 사용하던 역법들과 우리나라삼국사기의 기록을 근거로 신라시대에 사용한 역법에 대하여 알아보았다. 특히 신라역법에 결정적 영향을 준 당(庸)나라 역법들을 시대순으로 살펴보고 신라시대에 사용한 것으로 보이는 역법에 대하여 분석하였다. 주로 신라시대 사용한 역법은 인덕력(麟德曆), 대연력(大衍曆), 선명력(宣明曆)등이 있음을 밝혔다. 아울러 당시 누각전(漏刻殿)에서 사용한 누각(漏刻)의 복원설계를 위해 삼국사기와 중국과 일본의 누각 관련 자료를 찾아 살펴본 결과 통일신라시대는 사급보상식부전루를 사용함을 알게 되었다. 중국 문헌과 일본 아스카사(비조사, 飛鳥寺)에 복원해 놓은 물시계 모델을 참고하여 신라시대에 사용한 물시계 종류와 구조를 대략 추측할 수 있었다. 이 연구에서는 사급보상식루각 설계를 위해 파수호의 관을 통해 공급되는 물의 양과 관의 직경에 따른 변화를 알아보는 유속 측정기를 직접 제작하여 실험하였다. 그리고 이 장치를 소개하고 실험 방법에서 얻어진 결과를 제시하고 신라시대 물시계의 사급보상식루각(四級補像式漏刻)의 개념 설계를 실시하였다. 이에 따라 신라의 역법에 근거하여 당시에 사용한 부전(浮箭)과 함께 복원 설계도를 완성하였다.

작은 클럭 주기를 이용한 복수버퍼를 가지는 다단 상호연결 네트워크의 해석적 성능분석 (Performance Analysis of Multibuffered Multistage Interconnection Networks using Small Clock Cycle Scheme)

  • 문영성
    • 인터넷정보학회논문지
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    • 제6권4호
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    • pp.141-147
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    • 2005
  • Ding과 Bhuyon은 다단 상호연결 네트워크(MIN: Multistage Interconnection Networks)에서 패킷 이동이 작은 클럭 주기를 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 작은 클럭 주기를 가지는 복수 버퍼를 가진 MIN의 성능을 평가하기 위한 정확한 모델을 제안하며, 이전에 사용되던 방법들과 비교함으로써 제안한 방식의 상대적인 효과를 검증한다.

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A Novel Phototransduction Pathway in the Pineal Gland and Retina

  • Okano, Toshiyuki;Kasahara, Takaoki;Fukada, Yoshitaka
    • Journal of Photoscience
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    • 제9권2호
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    • pp.246-248
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    • 2002
  • Light is a major environmental signal for entrainment of the circadian clock, but little is known about the phototransduction pathway triggered by light-activation of photoreceptive molecule(s) responsible for the phase shift of the clock in vertebrates. The chicken pineal gland and retina contain the autonomous circadian oscillators together with the photic entrainment pathway, and hence they provide useful experimental model for the clock system. We previously demonstrated the expression and light-dependent activation of rod-type transducin $\alpha$-subunit (Gtl$\alpha$) in the chicken pineal gland. It is unlikely, however, that the pineal Gt$_1$$\alpha$ plays a major role in the photic entrainment, because the light-induced phase shift is unaffected by bloking the signaling function of Gt$_1$$\alpha$. Here, we show the expression of G 11 $\alpha$, an $\alpha$-subunit of another heterotrimeric G-protein, in the chicken pineal gland and retina by cDNA cloning, Northern blot and Western blot analyses. GIl$\alpha$-immunoreactivity was colocalized with pinopsin in the chicken pineal cells and it was found predominantly at the outer segments of photoreceptor cells in the retinal sections, suggesting functional coupling of G11 $\alpha$ with opsins in the both the tissues. By coimmunoprecipitation experiments using the retina, we showed the light- and GTP-dependent interaction between rhodopsin and G11 $\alpha$. Upon ectopic expression of a Gq/ 11-coupled receptor in cultured pineal cells, pharmacological (non-photic) activation of endogenous G11 induced phase-dependent phase shifts of the melatonin rhythm in a manner very similar to the effect of light. These results suggested opsin-G11 pathway contributing to the photic entrainment of the circadian clock.

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NoC 동기회로 설계를 위한 불안정상태 분석 (Analysis of Metastability for the Synchronizer of NoC)

  • ;김강철
    • 한국전자통신학회논문지
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    • 제9권12호
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    • pp.1345-1352
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    • 2014
  • 최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

작은 클럭 주기를 이용한 다단 상호연결 네트워크의 성능분석 (Modeling of Input Buffered Multistage Interconnection Networks using Small Clock Cycle Scheme)

  • 문영성
    • 인터넷정보학회논문지
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    • 제5권3호
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    • pp.35-43
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    • 2004
  • 다단 상호연결 네트워크(MINs : Multistage Interconnection Networks)를 사용하는 패킷 교환에서는 일반적으로 패킷의 이동이 한 네트워크 주기 동안에 마지막 단에서 처음 단으로 연속적으로 전달된다고 가정된다. 그러나 Ding과 Bhuyan은 패킷 이동이 작은 클럭 주기론 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 이와 같이 작은 클럭 주기를 가지는 입력 버퍼를 가진 MIN의 성능을 평가하기 위한 해석적 모델을 제안한다. 제안된 모델의 우수성을 입증하기 위하여 해석적 모델의 결과와 시뮬레이션의 결과와 비교한다. 또한 제안된 모델의 결과와 Ding과 Bhuyan의 연구결과와 비교함으로써 제안한 방식의 상대적인 효과를 검증한다. 그 결과 제안된 모델은 시뮬레이션의 결과와 매우 근접하게 일치하며, 이전의 연구결과 보다는 더 정확한 결과를 보인다.

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