• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.582-582
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• 2013

Oxide TFT (thin film transistor) active channel layer에 대한 저온 열처리 공정은 투명하고 flexibility을 기반으로하는 display 산업과 AMOLED (active matrix organic light emitting diode) 분야 등 다양한 분야에서 필요로 하는 기술로서 많은 연구가 이루어지고 있다. 과거 active layer는 ALD (atomic layer deposition), CVD (chemical vapor deposition), pulse laser deposition, radio frequency-dc (RF-dc) magnetron sputtering 등과 같은 고가의 진공 장비를 이용하여 증착 되어져 왔으나 현재에는 진공 장비 없이 spin-coating 후 열처리 하는 저가의 공정이 주로 연구되어 지고 있다. Flexible 기판들은 일반적인 OTFT (oxide thin films Transistor)에 적용되는 열처리 온도로 공정 진행시 열에 의한 기판의 손상이 발생한다. Flexible substrate의 열에 의한 기판 손상을 막기 위해 저온 열처리 공정이 연구되고 있지만 기존 열처리와 비교하여 소자의 특성 저하가 동반 되었다. 본 연구에서는 Si 기판위에 SiO2 (100)를 절연층으로 증착하고 그 위에 IZO (indium zinc oxide) solution을 spin-coating 한뒤 $250^{\circ}C$ 이하의 온도에서 열처리하였다. 저온 공정으로 인하여 소자의 특성 저하가 동반 되었으므로 소자의 저하된 특성 복원하고자 post-treatment로 고가의 진공장비가 필요 없고 roll-to roll system 적용이 수월한 remote-type의 APP (atmospheric pressure plasma) 처리를 하였다. Post-treatment로 APP를 이용하여 $250^{\circ}C$ 이하에서 소자에 적용 가능한 on/off ratio를 얻을 수 있었다.

• ETRI Journal
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• 제37권6호
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• pp.1188-1198
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• 2015

In this paper, a multi-time programmable (MTP) cell based on a $0.18{\mu}m$ bipolar-CMOS-DMOS backbone process that can be written into by using dual pumping voltages - VPP (boosted voltage) and VNN (negative voltage) - is used to design MTP memories without high voltage devices. The used MTP cell consists of a control gate (CG) capacitor, a TG_SENSE transistor, and a select transistor. To reduce the MTP cell size, the tunnel gate (TG) oxide and sense transistor are merged into a single TG_SENSE transistor; only two p-wells are used - one for the TG_SENSE and sense transistors and the other for the CG capacitor; moreover, only one deep n-well is used for the 256-bit MTP cell array. In addition, a three-stage voltage level translator, a VNN charge pump, and a VNN precharge circuit are newly proposed to secure the reliability of 5 V devices. Also, a dual memory structure, which is separated into a designer memory area of $1row{\times}64columns$ and a user memory area of $3rows{\times}64columns$, is newly proposed in this paper.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.497-505
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• 2016

The two-dimensional (2D) Discrete Cosine Transform (DCT) is used widely in image and video processing systems. The perception of human visualization permits us to design approximate rather than exact DCT. In this paper, we propose a digital implementation of 16-point approximate 2D DCT architecture based on one-dimensional (1D) DCT and Modified Gate Diffusion Input (MGDI) technique. The 8-point 1D Approximate DCT architecture requires only 12 additions for realization in digital VLSI. Additions can be performed using the proposed 8 transistor (8T) MGDI Full Adder which reduces 2 transistors than the existing 10 transistor (10T) MGDI Full Adder. The Approximate MGDI 2D DCT using 8T MGDI Full adders is simulated in Tanner SPICE for $0.18{\mu}m$ CMOS process technology at 100MHZ.The simulation result shows that 13.9% of area and 15.08 % of power is reduced in the 8-point approximate 2D DCT, 10.63 % of area and 15.48% of power is reduced in case of 16-point approximate 2D DCT using 8 Transistor MGDI Full Adder than 10 Transistor MGDI Full Adder. The proposed architecture enhances results in terms of hardware complexity, regularity and modularity with a little compromise in accuracy.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.37-44
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• 2003

다수의 입력을 필요로 하는 전류모드 Max 회로에서 고주파 왜곡을 효과적으로 억제할 수 있는 trans conductance 조정 방법을 제안하였다. Max 회로에 인가되는 입력 신호의 개수가 증가하면, 기생 커패시턴스는 입력 단의 개수에 비례하여 누적되게 된다. 본 연구에서는 Max 회로의 왜곡 신호의 크기가 누적된 기생 커패시턴스와 출력신호의 변화율에 비례하며, 공통 다이오드결선 트랜지스터의 transconductance 값에 반비례하게 됨을 밝혔다. 왜곡 억제를 위한 효과적인 방안으로 공통 다이오드결선 트랜지스터의 transconductance 값을 최소화하는 방안을 제시하였다. 이 방법의 효용성은 다양한 수의 입력 신호를 갖는 전류모드 Max 회로에 대해서 HSPICE 시뮬레이션을 통해 입증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.611-613
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• 2016

TCAD 시뮬레이션을 이용하여 소스영역으로 오버랩된(overlapped) 게이트를 가진 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET)의 오버랩된 게이트 길이에 따른 터널링 전류 특성을 조사하였다. 터널링은 크게 라인터널링과 포인트 터널링으로 구분되는데, 라인터널링이 포인트터널링보다 subthreshold swing(SS), on-current에서 더 높은 성능을 보인다. 본 논문은 Silicon, Germanium, Si-Ge Hetero TFET구조에서 게이트 길이를 소스영역으로 오버랩될 경우에 포인트 터널링과 라인터널링의 효과를 조사해서 SS와 on-current에 최적합한 구조의 가이드라인을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.115-117
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• 2022

피드백 전계 효과 트랜지스터(feedback field-effect transistor; FBFET)로 구성된 모놀리식 3차원 정적 랜덤 액세스 메모리(monolithic 3-dimensional static random access memory; M3D-SRAM)에 대해 TCAD(technology computer-aided design) 프로그램을 사용하여 전기적 특성을 조사하였다. FBFET로 구성된 M3D-SRAM(M3D-SRAM-FBFET)는 FDSOI(fully depleted silicon on insulator) 구조의 N형 FBFET와 N형 MOSFET(metal oxide semiconductor field effect transistor)로 이루어져 있으며 각각 하부와 상부에 위치한다. M3D-SRAM-FBFET의 메모리 동작 시, 공급 전압이 1.9 V에서 감소함에 따라 읽기 전류가 낮아졌으며, 공급 전압이 1.6 V 일 때 읽기 전류가 약 10배 감소하였다.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2003년도 하계학술연구발표회 및 한.일 공동심포지엄
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• pp.24-24
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• 2003

Metallic magnetoelectronic devices have studied intensively and extensively for last decade because of the scientific interest as well as great technological importance. Recently, the scientific activity in spintronics field is extending to the hybrid devices using ferromagnetic/semiconductor heterostructures and to new ferromagnetic semiconductor materials for future devices. In case of the hybrid device, conductivity mismatch problem for metal/semiconductor interface will be able to circumvent when the device operates in ballistic regime. In this respect, spin-valve transistor, first reported by Monsma, is based on spin dependent transport of hot electrons rather than electron near the Fermi energy. Although the spin-valve transistor showed large magnetocurrent ratio more than 300%, but low transfer ratio of the order of 10$\^$-5/ prevents the potential applications. In order to enhance the collector current, we have prepared magnetic tunneling transistor (MTT) with single ferromagnetic base on Si(100) collector by magnetron sputtering process. We have changed the resistance of tunneling emitter and the thickness of baser layer in the MTT structure to increase collector current. The high transfer ratio of 10$\^$-4/ range at bias voltage of more than 1.8 V, collector current of near l ${\mu}$A, and magnetocurrent ratio or 55% in Si-based MTT are obtained at 77K. These results suggest a promising candidate for future spintronic applications.

• 센서학회지
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• 제32권6호
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• pp.386-390
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• 2023

Stiffness-engineered stretchable substrate technology has been widely used to produce stretchable displays, transistors, and integrated circuits because it is compatible with various flexible electronics technologies. However, the stiffness-engineering technology has never been applied to transistor-based stretchable strain sensors. In this study, we developed thin-film transistor-based strain sensors on stiffness-engineered stretchable substrates. We designed and fabricated strain-sensitive stretchable resistors capable of inducing changes in drain currents of transistors when subjected to stretching forces. The resistors and source electrodes of the transistors were connected in series to integrate the developed stretchable resistors with thin-film transistors on stretchable substrates by printing the resistors after fabricating transistors. The thin-film transistor-based stretchable strain sensors demonstrate feasibility as strain sensors operating under strains of 0%-5%. This strain range can be extended with further investigations. The proposed stiffness-engineering approach will expand the potential for the advancement and manufacturing of innovative stretchable strain sensors.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1858-1864
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• 2009

본 논문에서는 power management IC에 사용되는 비휘발성 메모리 IP인 1-kd OTP IP를 설계하였다. 기존의 OTP 셀 (cell)은 isolated NMOS 트랜지스터를 안티퓨즈 (antifuse)로 사용하였으나 BCD 공정에서는 셀 크기가 큰 단점이 있다. 그래서 본 논문에서는 isolated NMOS 트랜지스터 대신 PMOS 트랜지스터를 안티퓨즈로 사용하였으며, OTP 셀 트랜지스터의 크기를 최적화시켜 셀의 크기를 최소화시켰다. 그리고 ESD 테스터 시 PMOS 안티퓨즈 양단에 고전압 (high voltage)가 걸려 임의의 셀이 프로그램 되는 것을 방지하기 위하여 OTP 코어 회로에 ESD 보호 회로 (protection circuit)를 추가하였다. 또한 프로그램 되지 않은 셀을 읽을 때 게이트 커플링 노이즈를 제거하기 위해 high-impedance의 PMOS pull-up 트랜지스터를 ON 시키는 방식을 제안하였다. 동부하이텍 $0.18{\mu}m$ BCD 공정을 이용하여 설계된 1-kb PMOS-type 안티퓨즈 OTP IP의 레이아웃 크기는 $129.93{\times}452.26{\mu}m^2$이다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.15-21
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• 2004

본 논문에서는 저전력 스위치에 사용되는 소자의 포화전압 특성을 개선하기 위해 새로운 구조의 BJT를 제안하고 있다 기존에 사용되던 finger transistor(FT)의 경우 포화전압이 높아 저전력 소자의 특성을 만족하지 않아 multi base island transistor(MBIT)로 구조를 변경함으로써 저전류 영역에서의 포화전압은 충분히 낮아 저전력용 소자의 특성을 만족하지만, 이 역시 고전류 영역에서는 여전히 포화전압이 높아져 저전력용 소자의 특성을 만족하지 못하는 문제가 발생한다. 이에 본 논문에서는 folded back electrode를 이용한 새로운 구조의 BJT(FBET)를 제안하여 그 특성을 조사하였다. 새로운 구조의 트랜지스터를 적용함으로써 MBIT 구조에 비해 에미터 면적은 35 % 증가하고 접촉창의 면적이 92 % 증가하여, 저 전류 영역에서의 포화 전압은 30 % 감소하였고 고 전류 영역에서의 포화 전압은 에미터 면적 증가와 에미터 접촉 창 면적 증가에 의해 각각 30 %와 7 %씩 감소하여 전체적으로는 37 %가 감소하는 특성을 나타내었다.