• IMMUNE NETWORK
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• 제4권4호
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• pp.216-223
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• 2004

Background: It is well known that IgA isotype switching is induced by $TGF-{\beta}1$. LPS-activated mouse normal B cells well differentiate into IgA secreting plasma cells under the influence of $TGF-{\beta}1$. Nevertheless, there are lots of difficulties in studying normal B cells in detail because it is not simple to obtain highly purified B cells, showing low reproducibility and transfection efficacy, moreover impossible to keep continuous culture. To overcome these obstacles, it is desperately needed to develop B cell line which acts like normal B cells. In the present study, we investigated whether CH12F3-2A lymphoma cells are appropriate for studying IgA isotype switching event. Methods: CH12F3-2A B cell line was treated with LPS and $TGF-{\beta}1$, then levels of germ-line (GL) transcripts were measured by RT-PCR, and $GL{\alpha}$ promoter activity was measured by luciferase assay. In addition, membrane IgA (mIgA) expression and IgA secretion were determined by FACS and ELISA, respectively. Results: $TGF-{\beta}1$, regardless of the presence of LPS, increased level of $GL{\alpha}$ transcripts but not $GL{\gamma}2b$ transcripts. However, IgA secretion was increased dramatically by co-stimulation of LPS and $TGF-{\beta}1$. Both mIgA and IgA secretion in the presence of $TGF-{\beta}1$ were further increased by over-expression of Smad3/4. Finally, $GL{\alpha}$ promoter activity was increased by $TGF-{\beta}1$. Conclusion: CH12F3-2A cell line acts quite similarly to the normal B cells which have been previously reported regarding IgA expression. Thus, CH12F3-2A lymphoma cell line appears to be adequate for the investigation of the mechanism(s) of IgA isotype switching at the cellular and molecular levels.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.640-648
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• 2014

Excessive power dissipation is one of the major issues in the testing of VLSI systems. Many techniques are proposed for scan test, but there are not so many for logic BIST because of its unmanageable randomness. This paper presents a novel low switching activity BIST scheme that reduces toggle frequency in the majority of scan chain inputs while allowing a small portion of scan chains to receive pseudorandom test data. Reducing toggle frequency in the scan chain inputs can reduce test power but may result in fault coverage loss. Allowing a small portion of scan chains to receive pseudorandom test data can make better uniform distribution of 0 and 1 and improve test effectiveness significantly. When compared with existing methods, experimental results on larger benchmark circuits of ISCAS'89 show that the proposed strategy can not only reduce significantly switching activity in circuits under test but also achieve high fault coverage.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.1-6
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• 2005

본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.17-29
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• 1999

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.9-16
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• 2004

유한상태기의 상태할당은 이로부터 구현되는 순차회로의 속도, 면적, 테스팅 및 소비전력에 큰 영향을 미친다. 본 논문에서는 상태변수 그룹들 사이에 상호 의존성(dependency)을 최소화하여 테스팅 및 전력소모를 개선하기 위한 m-블록 분할을 이용한 새로운 상태할당 기술을 소개한다. 제안된 알고리듬은 상태들을 그룹으로 나누어 상태변수의 상호의존성을 줄이고, 상태천이 확률에 의해 결정된 무게인자에 따라 상태 간 상태변수의 변화를 최소로하는 코드를 할당하여 상태 천이시 스위칭 횟수를 줄인다. 즉 피드백 순환의 길이와 수는 상태 변수들 간에 최소 전환 활동으로 감소됩니다 벤치마크 회로에 대한 실험결과는 테스팅 및 소비전력이 현저히 개선되었음을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권6호
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• pp.628-634
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• 2000

본 논문에서는 LCD(Liquid Crystal Display) 컨트롤러와 LCD 구동 칩 사이의 신호 전송에서 전력 소비 및 전자기 장애(EMI)를 줄이기 위한 데이타 코딩 방법을 제안하였다. 제안한 방식은 컴퓨터의 일반적인 텍스트 화면에 대한 데이타 천이(transition)를 감소시키는 방식으로 하드웨어 구조가 간단하여 실시간 처리가 요구되는 LCD 구동 시스템에 적용하기 용이하다. 제안한 방식의 성능 분석을 위해 컴퓨터를 이용한 시뮬레이션을 수행하였으며 기존의 코딩 방식과의 성능 비교 및 평가를 하였다. 시뮬레이션을 통해 제안한 방식이 기존 방식에 비하여 텍스트 화면과 그림 화면에 대해서 switching activity를 현저히 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.81-90
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• 2004

유한상태기의 상태할당은 이로부터 구현되는 순차회로의 속도, 면적, 테스팅 및 소비전력에 큰 영향을 미친다. 본 논문에서는 상태변수 그룹들 사이에 상호 의존성(dependency)을 최소화하여 테스팅 및 전력소모를 개선하기 위한 m-블록 분할을 이용한 새로운 상태할당 기술을 소개한다. m-블록 분할 알고리즘에 의해 상태도로부터 상태들을 그룹으로 나누어 상태변수의 상호의존성을 줄이고, 상태천이 확률에 의해 결정된 무게인자에 따라 상태간 상태변수의 변화를 최소로하는 코드를 할당하여 상태천이시 스위칭 횟수를 줄인다. 상태변수 의존성을 줄임으로써 순차회로 사이클이 줄어들어서 부분스캔 및 테스트 생성이 용이하게 되고, 상태변수간의 스위칭 횟수를 줄임으로써 소비전력이 줄어들게 든다. 즉, 본 상태할당 기술은 서로 상반 관계에 있는 테스팅과 저전력 문제를 동시에 해결할 수 있는 새로운 기술이다. 벤치마크 회로에 대한 실험결과 기존의 방법보다 고장점검도 및 소비전력이 현저히 개선되었음을 확인하였다.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1092-1097
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1256-1261
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.57-64
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• 2004

본 논문에서는 비동기식 회로 설계시 2선식(Dual-Rail) 코드를 사용할 때, 회로 구조에서 갖는 신호 천이를 줄여 소비전력을 감소시키는 RZ/NRZ 혼합 데이터 전송 방식을 제안한다. RZ 방식 2선식 코드는 비동기 회로 구현에 많이 사용되고 있으며, 고정 지연을 사용하는 단선구조와는 달리 데이터를 통하여 신호의 유효성을 판별할 수 있다 그러나, 단선 구조에 비해 많은 회로 면적과 모든 신호가 Return-to-Zero의 스위칭에 의해 전력 소비를 가져오므로, 신호 천이의 수를 감소시킬 필요가 있다. 본 논문에서는 RZ/NRZ 방식을 제안하여 스위칭을 약 50% 감소시키며 소비전력을 비교한 결과, 기존의 2선식에 비해 약 23% 정도 감소하는 결과를 얻었다.