A Low Power-Driven Data Path Optimization based on Minimizing Switching Activity

스위칭 동작 최소화를 통한 저전력 데이터 경로 최적화

This paper presents a high level synthesis method targeting low power consumption for data-dominated CMOS circuits (e.g., DSP). The high level synthesis is divided into three basic tasks: scheduling, resource and register allocation. For lower power scheduling, we increase the possibility of reusing an input operand of functional units. For a scheduled data flow graph, a compatibility graph for register and resource allocation is formed, and then a special weighted network is then constructed from the compatibility graph and the minimum cost flow algorithm is performed on the network to obtain the minimum power consumption data path assignment. The formulated problem is then solved optimally in polynomial time. This method reduces both the switching activity and the capacitance in synthesized data path. Experimental results show 15% power reduction in benchmark circuits.

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.