• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.53-60
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• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• 한국정보통신학회논문지
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• 제20권6호
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• pp.1163-1170
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• 2016

본 논문은 ISO/IEC 29192-2 경량 암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. PRESENT 암호 프로세서는 80, 128비트의 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 마스터키 레지스터를 갖는 on-the-fly 키 스케줄러가 포함되어 있으며, 저장된 마스터키를 사용하여 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. 경량화 구현을 위해 80, 128 비트의 키 스케줄링 회로가 공유되도록 최적화하였다. 라운드 블록을 64 비트의 데이터 패스로 설계하여 암호/복호화의 라운드 변환이 한 클록 사이클에 처리되도록 하였다. PRESENT 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성을 한 결과, 8,100 gate equivalents(GE)로 구현되었으며, 최대 454 MHz의 클록 주파수로 동작하여 908 Mbps의 처리율을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1296-1302
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• 2016

경량 암호기술 표준인 ISO/IEC 29192-2에서 블록암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. 암호 전용 코어와 암호/복호 기능을 갖는 두 종류의 PR80 크립토 코어를 80 비트의 마스터키를 지원하도록 설계하였다. 설계된 PR80 크립토 코어는 블록암호의 기본 ECB (electronic code book) 운영모드를 수행하며, 마스터키 재입력 없이 평문/암호문 블록들을 연속적으로 처리할 수 있도록 설계되었다. PR80 크립토 코어는 Verilog HDL을 사용하여 소프트 IP로 설계되었으며, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. 설계된 코어를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 암호 전용 코어와 암호/복호 코어는 각각 2,990 GE와 3,687 GE로 구현되어 적은 게이트를 필요로 하는 IoT 보안 응용분야에 적합하다. 암호 전용 코어와 암호/복호 코어의 최대 동작 주파수는 각각 500 MHz와 444 MHz로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.253-256
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• 2009

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기(FFT_Core_Gen)를 구현하였다. FFT_Core_Gen은 $N=64{\times}2^k$($0{\leq}k{\leq}7$)의 8가지 FFT/IFFT 코어의 Verilog-HDL 코드를 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였으며, 내부 데이터와 격자계수는 각각 14비트를 사용한다. FFT_Core_Gen에서 생성되는 FFT/IFFT 코어의 연산 정밀도는 최소 58-dB (N=8,192)에서부터 최대 63-dB (N=64)의 SQNR을 갖는다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.875-878
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• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국항행학회논문지
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• 제15권2호
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• pp.213-220
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• 2011

본 논문에서는 최대 4개의 송 수신 안테나를 지원 가능한 $4{\times}4$ 다중 안테나 (MIMO) 시스템에서 채널의 dimension을 축소함으로써 복잡도를 줄일 수 있는 저복잡도 채널 전처리 프로세서를 제안하고 구현한다. 제안된 채널 전처리 프로세서는 채널의 일부분을 간섭신호라 간주하고 제거하는 GIS 행렬을 구하는 데 있어서 행렬의 역행렬과 행렬간의 승산 연산을 줄이기 위해, QR 분해 기법을 이용하여 $4{\times}4$ MIMO 채널 전처리 프로세서의 복잡도를 최소화한다. 또한, 로그 수체계를 이용하여 행렬간의 복소수 승산을 가산으로, QR 분해 기법의 사용으로 인해 생기는 나눗셈 연산을 감산 연산으로 대체함으로써 연산기의 단순화를 진행하고, 이를 통해 하드웨어 복잡도를 크게 감소시킨다. 제안된 채널 전처리 프로세서는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS 규격 셀 라이브러리를 사용하여 합성되었다. 그 결과 기존의 2의 보수 수체계를 이용한 채널 전처리 프로세서의 설계 구조 대비 로그 수체계를 이용한 제안된 채널 전처리 프로세서의 하드웨어 복잡도가 20.2% 가량 감소됨을 확인하였다.

• 한국전자파학회논문지
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• 제19권7호
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• pp.727-732
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• 2008

최근 몇 년간 전자파 관련 장비 사용이 증가함에 따라 전자파의 인체 영향 또한 관심이 증가하고 있으며, 또한 이러한 영향을 구체적으로 파악하기 위한 연구가 진행 중이다. 이에 대한 일환으로 이동 통신 단말기에 의한 전자파 인체 흡수율(SAR)에 의한 국내외 표준 제정에 관한 연구가 활발히 진행되었다. 그러나 인체에 대한 침투력이 상대적으로 큰 단파 대역(HF: High Frequency)에 의한 인체 유도 전류에 대한 표준은 연구가 미흡한 편이다. 특히 교통 카드와 도서관 등에서 사용되는 RFID 장비의 활발한 도입으로 RFID 장비의 방출 전자파에 의한 인체 영향 연구가 절실하다. 본 논문은 단파 대역인 13.56 MHz에서 동작하는 RFID 장비에 의하여 인체에 유도되는 전류와 유사한 유도 전류값을 갖는 실린더형 인체 등가 안테나 모형을 설계 및 제작함으로써 RFID 장비의 방출 전자파에 의한 인체의 영향을 양적으로 파악하고, 인체와 인체 등가 모형에 유기되는 유도 전류의 유사성을 확인하였다.