• 대한전자공학회논문지SD
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• 제48권1호
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• pp.22-30
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• 2011

본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 한국통신학회논문지
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• 제29권1A호
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• pp.93-98
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• 2004

직렬 ATA(Advanced Technology Attachment) 인터페이스는 비교적 저렴하고 성능이 우수하며. 현재 고속의 데이터 전송과 처리량을 요구하는 수요에 적합한 기술이다. 본 논문에서는 직렬 ATA의 링크층에서 오류 감지와 직류 balance를 위한 동작 주파수 150MHz에서의 Bb/10b 인코더 및 디코더의 설계 및 구현 방법과 제작된 칩의 테스트를 위한 테스트 보드 및 테스트 방법을 제시하였다. 제안된 인코더 및 디코더는 각각 5b/6b 과 3b/4b으로 나뉘어서 인코딩 되도록 설계하였으며, Top-Down 설계 방식을 사용하여 Verilog HDL로 기술하고. Synopsys로 합성된 넷리스트로 게이트 수준의 동작을 확인하였다 제작된 칩은 삼성 $0.35{\mu}m$ CMOS 표준 셀 라이브러리를 이용하였고. 칩 면적은 1.5mm * 1.5mm 이며. 전원 전압은 3.3V를 사용하였다. 테스트 보드 및 FPGA를 통하여 생성된 입력 테스트 벡터를 이용하여 100MHz로 정상 동작 검증을 테스트하였고, ATS2 테스트 장비를 이용하여 100MHz 동작 검증을 하였다. 본 논문에서 제안된 Bb/10b 인코더 및 디코더 블록은 고속의 데이터 통신을 위한 IP로써 활용 가능하다.

• 한국통신학회논문지
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• 제34권2A호
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• pp.177-183
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• 2009

본 연구에서는 UHF 대역의 18000-6 Type C Class 1 Generation 2(이하 Gen2) 표준의 충돌방지 알고리즘을 사용하여 개선된 충돌방지 알고리즘을 제안하고 이를 토대로 충돌방지 유닛을 설계하였다. Gen2 표준은 슬롯 알로하 알고리즘 계열에서 비교적 높은 성능을 가지는 증가형 방식을 채택하여 사용하고 있으며, 이를 위해 Q 알고리즘을 제시하고 있다. 하지만 슬롯 카운터 선택 파라미터 Q에 따른 가중치 C값과 초기 $Q_{fp}$값, 태그 식별 종료시점의 세 가지 조건에 대한 정확한 정의가 되어 있지 않아, 잘못된 값 선택으로 인한 성능의 저하가 우려된다. 따라서 본 연구에서는 기존 알고리즘의 정의되지 않은 부분을 고려하여 개선된 충돌방지 알고리즘을 제안한다. 최적의 C값과 초기 $Q_{fp}$값을 적용하여 실험한 결과, 최대 식별 효율은 34.8%이었고, 식별 종료 시점 조건을 추가하였을 경우 34.7%였다. 개선된 Q 알고리즘을 이용한 충돌방지 유닛을 Verilog HDL을 사용하여 설계하였다. Synopsys 사의 Design Compiler를 이용하여 합성하였으며, TSMC $0.25{\mu}m$ 공정 표준 라이브러리를 이용하였다. 합성 결과 설계된 모듈의 게이트 수는 3,847개이며, 제안된 클럭인 19.2MHz에서의 동작을 충분히 만족하였다.

• 한국통신학회논문지
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• 제30권4C호
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• pp.283-289
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 전송 다이버시티 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되었다. SF-OFDM 전송 다이버시티 기법에서 부반송파의 수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬 혹은 순차적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과. 두개의 송수신 안테나를 사용하는 경우, $10^{-4}$의 BER에서 약 3 dB의 성능 이득을 얻을 수 있음을 확인하였다. 제안된 알고리즘이 적용된 심볼 검출기는 하드웨어 설계 언어를 통해 설계되었고, $0.18{\mu}m$ 1.8V CMOS 표준 셀 라이브러리를 이용하여 합성되었다. 제시된 하드웨어 구조와 함께 설계된 SF-OFDM-PIC 심볼 검출기는 약 140K개의 논리 게이트로 구성되었고, SF-OFDM-SIC 검출기는 129K개의 논리 게이트로 합성되었다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.63-72
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• 2012

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18um 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90MHz이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90MHz에서 Quad FHD급 동영상($3840{\times}2160$)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2465-2473
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. DFU를 2의 보수 연산 대신에 sign-magnitude 연산 기반으로 설계함으로써 수체계 변환과정을 제거하였으며, 모바일 WiMAX용 다중모드 LDPC 복호기에 사용되는 96개 DFU 배열의 게이트 수를 18% 감소시켰다. 제안된 DFU 구조를 적용하여 모바일 WiMAX 표준을 지원하는 다중모드 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 50 MHz 클록주파수로 합성한 결과 268,870 게이트와 71,424 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증 하였다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.42-49
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• 2007

H.264/AVC에서 압축 효율을 향상시키기 위해 사용된 엔트로피 코딩(entropy coding)중에 CABAC(Context-based Adaptive Binary Arithmetic Coding)은 하드웨어 복잡도가 높고 비트 시리얼 과정에서 데이터 의존도(data dependancy)가 존재하기 때문에 빠른 연산이 어렵다. 본 논문에서는 H.264/AVC에 사용되는 CABAC의 핵심부분의 이진 산술 부호화기 (binary arithmetic encoder)의 정규화 과정을 효율적으로 구성하여 각 입력 심벌 정규화 과정의 반복횟수에 관계없이 매 클럭에 입력 심벌이 부호화 되도록 하였다. 또한 제한된 하드웨어로 인해 발생하는 캐리 발생 문제를 처리기 위해 채택된 bistOutstanding을 127까지 처리할 수 있으며 동시에 입력 심벌을 지연(stall) 없이 부호화 할 수 있다. 3단 파이프라인으로 구성된 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 290MHz로 동작한다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.17-24
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• 2005

본 논문에서는 Blind 채널 등화를 위한 error feedback 필터를 갖는 Decision Feedback Equalizer(DFE) 구조의 등화기를 설계하였다. 제안하는 등화기는 Least Mean Square(LMS) 알고리즘과 Multi-Modulus Agorithm(MMA)을 이용하였으며 64/256 QAM을 위해 설계되었다. 기존의 MMA 등화기는 두개의 transversal 필터를 이용하거나 feedforward와 feedback 필터를 이용하는 반면에 제안하는 등화기는 feedforward와 feedback 그리고 error feedback 필터를 사용하여 채널 적응 성능을 향상시켰으며 탭 수를 감소시켰다. 제안하는 구조는 $SPW^{TM}$ 툴을 이용 시뮬레이션을 수행하여 성능을 개선시킬 수 있었다. 그리고 VHDL을 이용해 시뮬레이션을 수행하였으며 논리 합성은 0.25um 셀 라이브러리를 이용하였다. 설계한 등화기는 약 19만 게이트 수와 15MHz의 동작속도를 보였다 또한 FPGA 칩을 내장한 이뮬레이션 보드를 사용하여 성능 검증을 수행하였다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.