• 전자공학회논문지
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• 제50권5호
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• pp.67-74
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• 2013

본 논문은 무선 센서분야를 위한 1MS/s rate의 저 전력 12-bit 2단계 저항 열 DAC를 제시하고 있다. 2단계 저항 열 구조를 채택함으로써 복잡함을 줄이고, 소비 전력을 최소화 하고 변환속도를 증가 시킬 수 있었다. 이 칩은 $0.18{\mu}m$ CMOS 공정에서 제작 되었으며, Die 면적은 $0.76{\mu}m{\times}0.56{\mu}m$ 이다. 1.8V의 공급 전압으로부터 측정된 전력 소비는 1.8 mW 이다. 샘플링 주파수가 1MHz 이하에서 측정된 동적 동작범위(Spurious-Free Dynamic Range: SFDR)은 70dB 이다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.580-587
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• 2003

본 논문에서는 진행파형 전계흡수 변조기 (TW-EAM: traveling-wave electroabsorption modulator)의 선형성을 분석하기 위한 새로운 모델을 제시한다. TW-EAM은 소자의 길이, 마이크로파 손실 (microwave loss, ML), 그리고 임피던스 부정합에 의한 내부반사(internal reflection, IR) 등이 소자의 선형성에 영향을 미친다. 소자의 길이의 증가는 혼변조 왜곡 (intermodulation distortion, IMD)이 최소가 되는 전원전압의 크기를 감소시킨다. ML의 증가는 3차 혼변조 왜곡 (third-order IMD, IMD3)의 감소와 동시에 출력신호의 전력도 감소시킨다. IR은 입력주파수의 파장과 소자의 길이에 따라 각기 다른 IMD 특성을 나타낸다. ML 또는 IR에 의한 SFDR (spurious-free dynamic-range)의 변화는 거의 없었으며, TW-EAM의 IR을 이용하면 ML에 의한 신호 전력의 감쇄를 보상해 줄 수 있음도 알 수 있었다. 결과적으로 50 GHz 대역의 RF-광통신용 TW-EAM은 길이가 0.8 mm이고 출력단의 임피던스 부정합을 이용하면서 최소의 손실을 가지는 구조가 적당함을 알 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.8-16
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• 2020

본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10㎛ 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970×10 ㎛2 및 248㎼이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.98-107
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• 2013

This work describes a 13b 100 MS/s 0.13 um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of $2V_{P-P}$ using a single on-chip reference of $1V_{P-P}$. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 $mm^2$ consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.

• Journal of the Optical Society of Korea
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• 제12권4호
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• pp.303-308
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• 2008

Directly modulated fiber-optic links generally suffer higher link loss and larger signal distortion than externally modulated links. These result from the electron-photon conversion loss and laser modulation dynamics. As a method to overcome the drawbacks, we have experimentally demonstrated the RF performance of directly modulated, ultra-strong injection-locked gain-lever distributed Bragg reflector (DBR) lasers. The free-running DBR lasers exhibit an improved amplitude modulation efficiency of 12.4 dB under gain-lever modulation at the expense of linearity. By combining gain-lever modulation with ultra-strong optical injection locking, we can gain the benefits of both improved modulation efficiency from the gain-lever effect, plus improved linearity from injection locking. Using an injection ratio of R=11 dB, a 23.4-dB improvement in amplitude response and an 18-dB improvement in spurious-free dynamic range have been achieved.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.282-291
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• 2010

This paper presents a full-CMOS transmitter and receiver for VDSL2 systems. The transmitter part consists of the low-pass filter, programmable gain amplifier (PGA) and 14-bit DAC. The receiver part consists of the low-pass filter, variable gain amplifier (VGA), and 13-bit ADC. The low pass filter and PGA are designed to support the variable data rate. The RC bank sharing architecture for the low pass filter has reduced the chip size significantly. And, the 80 Msps, high resolution DAC and ADC are integrated to guarantee the SNR. Also, the transmitter and receiver are designed to have a wide dynamic range and gain control range because the signal from the VDSL2 line is variable depending on the distance. The chip is implemented in 0.25 ${\mu}m$ CMOS technology and the die area is 5 mm $\times$ 5 mm. The spurious free dynamic range (SFDR) and SNR of the transmitter and receiver are 67.5 dB and 41 dB, respectively. The power consumption of the transmitter and receiver are 160 mW and 250 mW from the supply voltage of 2.5 V, respectively.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.116-122
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• 2006

A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.42-42
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• 2001

본 논문은 주파수 천이를 적용시킨 광무선(fiber-radio)시스템의 광링크부에 대한 성능분석을 한다. 제시된 광링크부는 CS(control station)에서 얻어진 밀리미터파 대역 광파일럿톤(optical pilot tone)이 하향링크뿐 아니라 상향링크에도 공급되도록 하여 BS(base station)의 구조를 간단히 하였다. 광파일럿톤을 얻기 위해 CS의 EOM(electro-optic modulator)을 MAB(maximum bias), MIB(minimum bias), QB(quadrature bias)로 바이어스를 달리할 수 있으며 각각의 경우에 따라 링크의 성능을 분석한다. 분석은 레이저 광원의 전력이 일정한 경우와 PD(photo detector)에 수신되는 광 DC 전력이 일정한 경우에 대해서 행하여지며 각 경우에 대해서 최적의 하향링크 CNR 및 상향링크 SFDR(spurious free dynamic range)을 얻기 위해 효과적인 바이어스 방식을 제시한다

• IEIE Transactions on Smart Processing and Computing
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• 제3권4호
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• pp.161-166
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• 2014

An accurate gain-of-two amplifier, which successfully reduces the capacitor mismatch error is proposed. This amplifier has similar circuit complexity and linearity improvement to the capacitor error-averaging technique, but operates with two clock phases just like the conventional pipeline stage. This makes it suitable for high-speed, high-resolution analog-to-digital converters (ADCs). Two ADC architectures employing the proposed accurate gain-of-two amplifier are also presented. The simulation results show that the proposed ADCs can achieve 15-bit linearity with 8-bit capacitor matching.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.619-620
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• 2006

This paper presents a design of a 6-bit 2.704Gsamples/s D/A converter (DAC) for DS-CDMA UWB transceivers. The proposed DAC was designed with a current steering segmented 4+2 architecture for high frequency sampling rate. For low glitches, optimized deglitch circuit is adopted for the selection of current sources. The measured integral nonlinearity (INL) is -0.081 LSB and the measured differential nonlinearity (DNL) is -0.065 LSB. The DAC implemented in a 0.13um CMOS technology shows s spurious free dynamic range (SFDR) of 50dB from dc to Nyquist frequency. The prototype DAC consumes 28mW for a Nyquist sinusoidal output signal at a 2.704Gsamples/s. The chip has an active area of $0.76mm^2$.