• 마이크로전자및패키징학회지
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• 제6권4호
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• pp.9-14
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• 1999

본 논문에서는 고속 디지털 회로에서 발생하는 Simultaneous Switching Noise (SSN)를 감소하기 위한 다층 기판 구조를 제안하고 시간 영역 시간 차분법 (Finite Difference Time Domain Method)을 이용하여 그 효과를 확인하였다. 제안된 구조는 전원 평면과 접지 평면사이에 전도성 유전체를 전체 또는 부분적으로 삽입한 구조로 혼신 전압파의 크기를 각각 최대 85%, 55% 까지 줄일 수 있어 고속 고성능 디지털 시스템 구현에 효과적으로 적용될 수 있다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 1999년도 추계 기술심포지움 논문집
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• pp.33-36
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• 1999

In this paper, we proposed a simultaneous switching noise(SSN) reduction technique in muti-layer beards(MLB) for high-speed digital applications and analyzed them using the Finite Difference Time Domain(FDTD) method. The new method by conductive dielectric substrates reduces SSN couplings and resonances, significantly, which cause series malfunctions in the modem high-speed digital applications.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제50권3호
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• pp.115-119
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• 2001

This paper presents an efficient and simple method for analyzine maximum simultaneous switching noise (SSN) on ground interconnection networks in CMOS systems. For the derivation of maximum SSN expression, we use ${\alpha}$-power law MOS model and Taylor's series approximation. The accuracy of the proposed method is verified by comparing the results with those of previous researches and HSPICE simulations under the contemporary process parameters and environmental conditions. The proposed method predicts the maximum SSN values more accurately when compared to existing approaches even in most practical cases such that exist some output drivers not in transition.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.71-80
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• 2004

본 논문에서는 집적회로 패키지에 기인한 노이즈를 해석할 수 있는 새로운 SSN모델을 보인다. 기존의 디커플링 커패시터를 고려하지 않은 회로모델은 과도하게 SSN을 예측한다는 것을 보였으며, 디커플링 커패시터가 포함된 패키지 회로모델을 통하여 새로운 SSN 모델을 제안하였다. 새롭게 제안된 SSN 모델은 0.18um공정(TSMC 0.18um공정)을 사용하여 다양한$\cdot$회로설계 변수(입력상승시간, 패키지 인덕턴스 및 동시 스위칭 개수)의 변화에 따라 HSPICE 시뮬레이션과 정확히($5\%$ 이내에서) 일치한다는 것을 검증하였다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.44-50
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• 2002

동시 스위칭 잡음(SSN: Simultaneous Switching Noise)을 줄이기 위한 새로운 기법을 제안한다. 새롭게 제안하는 구조는 이중 층 파워 라인(DLPL: Dual Layer Power Line) 구조를 이용하여 실리콘 상에 상호 인덕터(mutual inductor)를 구현하여 SSN을 줄일 수 있다. 여기서 제안하는 DLPL은 상호 인덕터가 서로 가깝게 위치하여 커플링(coupling)을 높일 수 있으며 순간적인 많은 전류가 서로 반대 방향으로 동시에 흐르게 하여 두 파워 라인 사이에 상호 인덕턴스를 만들어 내며, 이러한 상호 인덕터는 스위칭 잡음을 줄이는 역할을 한다 SPICE 시뮬레이션을 통해 상호 인덕터의 커플링 계수(coupling coefficient)가 0.8 이상일 경우 이전에 보고된 해결 방안들과 비교할 때 63%까지 스위칭 잡음을 더욱 감소 시킬 수 있었다. 또한 이 DLPL 기법은 PCB 회로설계에」=적용시킬 수 있는 이점을 가지고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1141-1144
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• 1998

A new design methodology for the shortchannel CMOS IC-package is presented. It is developed by representing the package inductance with an effective lumpedinductance. The worst case maximum-simultaneous-switching noise (SSN) and gate propagation delay due to the package are modeled in terms of driver geometry, the maximum number of simultaneous switching drivers, and the effective inductance. The SSN variations according to load capacitances are investigated with this model. The package design techniques based on the proposed guidelines are verified by performing HSPICE simulations with the $0.35\mu\textrm{m}$ CMOS model parameters.

• ETRI Journal
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• 제31권2호
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• pp.201-208
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• 2009

This paper proposes a spiral-shaped power island structure that can effectively suppress simultaneous switching noise (SSN) when the power plane drives high-speed integrated circuits in a small area. In addition, a new technique is presented which greatly improves the resonance peaks in a stopband by utilizing ${\lambda}$/4 open stubs on a conventional periodic electromagnetic bandgap (EBG) power plane. Both proposed structures are simulated numerically and experimentally verified using commercially available 3D electromagnetic field simulation software. The results demonstrate that they achieve better SSN suppression performance than conventional periodic EBG structures.

• 한국전자파학회논문지
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• 제19권8호
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• pp.933-939
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• 2008

본 논문에서는 고속 디지털 회로에서 발생하는 SSN(Simultaneous Switching Noise)을 억제하기 위한 자성 재료가 적용된 복합형 EBG(Electromagnetic Bandgap) 구조의 전원면을 제안하였다. 제안된 EBG 구조는 정사각형 패치와 나선형 선로로 구성된 단위 셀이 주기적으로 연결되어 있으며, 자성 재료는 EBG 구조의 단위 셀 위에 국부적으로 적용되었다. 자성 재료의 투자율 실수 성분은 EBG 단위 셀 사이의 유효 인덕턴스를 중가시켜 밴드갭을 낮은 주파수로 이동시키고, 자성 손실 특성을 갖는 허수 성분은 단위 셀 사이에서 야기되는 기생 LC 공진의 피크값을 낮춘다. 그 결과 제안된 구조는 기존 EBG 구조에 비해 낮은 차단 주파수 특성을 가지며, -30 dB 저지 대역을 기준으로 175 MHz에서 7.7 GHz까지 넓은 억제 대역폭을 나타냈다. 제안된 구조는 전원 무결성 개선 및 EBG 전원면 소형화에 크게 기여할 것으로 기대된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.389-392
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• 1999

It is essential to estimate an effective inductance in a ground plane of muliti-layer IC package system in order to determine the simultaneous switching noise of the package. A new method to estimate the effective ground inductance in multi-layer IC package is presented. With the estimated ground plane inductance values, maximum switching noise variations according to the number of simultaneously switching drivers are investigated by developing a new SSN model. These results are verified by performing HSPICE simulation with the 0.35${\mu}{\textrm}{m}$ CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.51-54
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• 2000

This paper presents an efficient method for estimating maximum simultaneous switching noise(SSN) of ground interconnection networks in CMOS systems. For the derivation of maximum SSN expression we use ａ-power law MOS model and an iterative method to reduce error that may occur due to the assumptions used in the derivation process. The accuracy of the proposed method is verified by comparing the results with those of previous researches and HSPICE simulations under the present process parameters and environmental conditions. Our method predicts the maximum SSN values more accurately as compared to existing approaches even in more practical cases such that there exist some of output drivers not in transition.