• 한국전기전자재료학회논문지
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• 제13권6호
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• pp.514-519
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• 2000

This paper describes on the temperature characteristics of a SDB(silicon-wafer direct bonding) SOI(silicon-on-insulator) Hall sensor. Using the buried oxide $SiO_2$as a dielectrical isolation layer a SDB SOI Hall sensor without pn junction has been fabricated on the Si/ $SiO_2$/Si structure. The Hall voltage and the sensitivity of the implemented SOI Hall sensor show good linearity with respect to the applied magnetic flux density and supplied current. In the temperature range of 25 to 30$0^{\circ}C$ the shifts of TCO(temperature coefficient of the offset voltage) and TCS(temperature coefficient of the product sensitivity) are less than $\pm$6.7$\times$10$_{-3}$ and $\pm$8.2$\times$10$_{-4}$$^{\circ}C$ respectively. These results indicate that the SDB SOI structure has potential for the development of a silicon Hall sensor with a high-sensitivity and high-temperature operation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
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• pp.29-33
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• 2000

This paper describes on the temperature characteristics of a SDB(silicon-wafer direct bonding) SOI(silicon-on-insulator) Hall sensor. Using the buried oxide $SiO_2$ as a dielectrical isolation layer, a SDB SOI Hall sensor without pn junction isolation has been fabricated on the Si/$SiO_2$/Si structure. The Hall voltage and the sensitivity of the implemented SOI Hall sensor show good linearity with respect to the applied magnetic flux density and supplied current. In the temperature range of 25 to $300^{\circ}C$, the shifts of TCO(temperature coefficient of the offset voltage) and TCS(temperature coefficient of the product sensitivity) are less than ${\pm}6.7{\times}10^{-3}/^{\circ}C$ and ${\pm}8.2{\times}10^{-4}/^{\circ}C$, respectively. These results indicate that the SDB SOI structure has potential for the development of a silicon Hall sensor with a high-sensitivity and high-temperature operation.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 추계학술대회 논문집 학회본부
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• pp.348-351
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• 1995

A modified silicon direct bonding method has been developed alloying an intimate contact between grooved and smooth mirror-polished oxide-free silicon wafers. A regular set of grooves was formed during preparation of heavily doped $p^+$-type grid network by oxide-masking und boron diffusion. Void-free bonded interfaces with filing of the grooves were observed by x-ray diffraction topography, infrared, optical. and scanning electron microscope techniques. The presence of regularly formed grooves in bending plane results in the substantial decrease of dislocation over large areas near the interface. Moreover two strongly misoriented waters could be successfully bonded by new technique. Diodes with bonded a pn-junction yielded a value of the ideality factor n about 1.5 and the uniform distribution of series resistance over the whole area of horded pn-structure. The suitability of the modified technique was confirmed by I - V characteristics of power diodes and reversly switched-on dynistor(RSD) with a working area about $12cm^2$. Both devices demonstrated breakdown voltages close to the calculation values.

• 한국전기전자재료학회논문지
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• 제13권12호
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• pp.977-982
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• 2000

Conventional transistors which have vertical structure show increased parasitic capacitance characteristics in accordance with the increase of non-active base area and collector area. These consequently have disadvantage for high speed switching performance. In this paper, a lateral structure transistor which has minimized parasitic capacitance by using SDB(Silicon Direct Bonding) wafer and oxide sidewall isolation utilizing silicon trench technology is presented. Its structural characteristics are designed by ATHENA(SUPREM4), the process simulator from SILVACO International, and its performance is proven by ATLAS, the device simulator from SILVACO International. The performance of the proposed lateral structure transistor is certified through the V$\_$CE/-I$\_$C/ characteristics curve, h$\_$FE/-I$\_$C/ characteristics, and GP-plot. Cutoff Frequency is 13.7㎓.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.595-596
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• 2006

A novel Si via structure is suggested and fabricated for 3D MEMS package using the doped silicon as an interconnection material. Oxide isolations which define Si via are formed simultaneously when fabricating the MEMS structure by using DRIE and oxidation. Silicon Direct Bonding Multi-stacking process is used for stacked package, which consists of a substrate, MEMS structure layer and a cover layer. The bonded wafers are thinned by lapping and polishing. A via with the size of $20{\mu}m$ is fabricated and the electrical and mechanical characteristics of via are under testing.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.565-568
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• 2000

This paper describes on the temperature characteristics of a SDB(silicon-wafer direct bonding) SOI(silicon-on-insulator) Hall sensor. Using the buried oxide $SiO_2$ as a dielectrical isolation layer, a SDB SOI Hall sensor without pn junction isolation has been fabricated on the Si/$SiO_2$/Si structure. The Hall voltage and the sensitivity of the implemented SOI Hall sensor show good linearity with respect to the applied magnetic flux density and supplied current. In the temperature range of 25 to $300^{\circ}C$, the shifts of TCO(temperature coefficient of the offset voltage) and TCS(temperature coefficient of the product sensitivity) are less than $\pm 6.7$$\times$$10^{-3}$/$^{\circ}C$ and $\pm 8.2$$\times$$10^{-4}$/$^{\circ}C$respectively. These results indicate that the SDB SOI structure has potential for the development of a silicon Hall sensor with a high-sensitivity and hip high-temperature operation.

• 한국재료학회지
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• 제10권3호
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• pp.212-217
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• 2000

일반적으로 TFT(thin film transistor)의 유전체막으로 실리콘 질화막($Si_3$$N_4$)이나 실리콘 산화막(SiO$_2$)을 $200-300^{\circ}C$의 온도에서 증착을 하게 되는데 본 연구에서는 비정질 실리콘과 유전체막 사이의 계면 특성 특히 계면의 거칠기를 향상시키기 위해서 기존의 증착법이 아니라 비정질 실리콘(a-Si:H)과 산소 ECR 플라즈마의 반응에 의한 산화 막의 성장법을 시도했는데, 이때 기판은 의도적으로 가열하지 않았으며 특히 본 연구에서는 기존의 시도와는 달리 ECR 플라즈마를 형성할 때 마이크로파 전력에 pulse를 가하는 방법을 최초로 시도했고, 계면에 불순물의 혼입을 최대한으로 줄이기 위해서 진공을 파괴하지 않은 상태로 산화막을 연속적으로 성장시키는 방법을 이용했다. Pulse를 가했을 경우에는 pulse를 가하지 않은 경우에 비해서 화학양론적 측면, 유전상수, 산화막의 표면 평탄도 등에서 우수한 산화막이 성장했으며, 특히 비정질 실리콘과 유전체막 사이의 계면 특성을 반영하는 산화막의 표면 평탄도가 1/3정도로 획기적으로 줄어들었다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.18-23
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• 2009

본 연구는 실리콘 기판과 실리콘 산화막 사이의 계면 트랩 밀도와 게이트 누설 전류를 조사하여, Metal-Oxide-Nitride-Oxide-Silicon (MONOS) 메모리 소자의 계면 트랩 특성의 수소-질소 열처리 효과를 조사하였다. 고속열처리 방법으로 850도에서 30초 동안 열처리한 MONOS 샘플들을 질소 가스와 수소-질소 혼합 가스를 사용하여 450도에서 30분 동안추가 퍼니스 열처리 공정을 수행하였다. 열처리 하지 않은 것, 질소, 수소-질소로 열처리 한 세 개의 샘플 중에서, 커패시터-전압 측정 결과로부터 수소-질소 열처리 샘플들이 가장 적은 계면 트랩 밀도를 갖는 것을 확인하였다. 또한, 전류-전압 측정 결과에서, 수소-질소 열처리 소자의 누설전류 특성이 개선되었다. 위의 실험 결과로부터, 수소-질소 혼합 가스로 추가 퍼니스 열처리의해 실리콘 기판과 산화막 사이의 계면 트랩 밀도를 상당히 줄일 수 있었다.

• Korean Chemical Engineering Research
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• 제45권5호
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• pp.479-486
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• 2007

BCB 수지를 이용하여 본딩한 웨이퍼의 BCB 두께, 본딩 촉진제의 사용여부 및 이웃하는 적층 물질의 종류에 따른 본딩 결합력에 대한 영향을 4-점 굽힘방법을 이용하여 규명한다. 실험결과 본딩 결합력은 BCB 두께에 선형 비례하는데, 이는 BCB의 소성 변형의 정도가 두께에 비례하는 반면에 BCB의 항복 강도에는 영향을 미치지 않기 때문이다. 본딩한 BCB의 두께가 각각 $2.6{\mu}m$ 및 $0.4{\mu}m$인 경우에 대하여 본딩 촉진제를 사용 했을 때, 본딩 촉진제와 본딩된 물질의 표면에서는 공유 결합이 형성되기 때문에 본딩 결합력이 증가한다. 산화 규소막이 증착된 실리콘 웨이퍼와 BCB 사이 계면에서의 본딩 결합력은 글래스 웨이퍼와 BCB 사이의 계면에서 보다 약 3배 정도 높다. 이러한 본딩 결합력의 차이는 각 계면에서 Si-O 본드의 본딩 밀도 및 본드 파단 에너지의 차이에 기인한다. PECVD 산화 규소막을 증착한 실리콘 웨이퍼와 BCB 사이 계면의 경우, 기 측정된 $18J/m^2$ 및 $22J/m^2$의 본드 파단 에너지를 얻기 위해 각각 약 $12{\sim}13bonds/nm^2$ 및 $15{\sim}16bonds/nm^2$의 Si-O 본드 밀도가 필요하다. 반면에, 글래스 웨이퍼와 BCB 사이 계면의 경우에는 기 측정된 $5J/m^2$의 본드 파단 에너지를 얻기 위해 약 $7{\sim}8bonds/nm^2$의 Si-O 본드 밀도가 필요하다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.39-45
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• 2012

Cu-Cu 패턴의 직접접합 공정을 위하여 Buffered Oxide Etch(BOE) 및 Hydrofluoric acid(HF)의 습식 조건에 따른 Cu와 $SiO_2$의 식각 특성에 대한 평가를 수행하였다. 접촉식 3차원측정기(3D-Profiler)를 이용하여 Cu와 $SiO_2$의 단차 및 Chemical Mechanical Polishing(CMP)에 의한 Cu의 dishing된 정도를 분석 하였다. 실험 결과 BOE 및 HF 습식 식각 시간이 증가함에 따라 단차가 증가 하였고, BOE가 HF보다 더 식각 속도가 빠른 것을 확인하였다. BOE 및 HF 습식 식각 후 Cu의 dishing도 식각시간 증가에 따라 감소하였다. 식각 후 산화막 유무를 알아보기 위해 Cu표면을 X-선 광전자 분광법(X-ray Photoelectron Spectroscopy, XPS)를 이용하여 분석 한 결과 HF습식 식각 후 BOE습식 식각보다 Cu표면산화막이 상대적으로 더 얇아 진 것을 확인하였다.