• 대한전자공학회논문지SD
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• 제41권10호
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• pp.23-29
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• 2004

본 논문에서는 SRAM을 내장하는 시스템형 집적회로에서 싱글 포트 SRAM을 이용하여 듀얼 포트 SRAM으로 동작하는 구조를 제안한다. 외부 호스트는 내부 SRAM에 데이터를 자유로이 읽거나 쓸 수 있고, 내부 SRAM은 또 다른 외부의 회로부에 저장 데이터의 전달이 가능하면서 호스트와는 동기신호가 없는 구조 즉, 어싱크로너스 듀얼 포트 SRAM의 동작을 하는데, 싱글포트 SRAM을 이용하여 어싱크로너스 듀얼 포트로동작을 하도록 내부의 기능부를 설계하여 듀얼 포트 SRAM에 비해 적은 면적을 차지하는 구조를 제안하고 0.35um CMOS공정으로 칩을 제작하고 검증하였다. 결과로 20% 면적 감소와 20% 전력소비의 효과를 확인하였다.

• 전기전자학회논문지
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• 제27권1호
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• pp.65-70
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• 2023

높은 캐리어 이동도, 큰 포화 속도, 낮은 고유 정전 용량, 유연성, 그리고 투명성을 장점으로 가진 CNTFET(Carbon NanoTube Field Effect Transistor) 10,000개 이상을 현존하는 반도체 디자인 절차와 공정 프로세서를 활용하여 하나의 반도체 칩에 집적하는데 성공하였다. 제작된 반도체 칩의 3차원 다층 구조와 다양한 CNTFET 생산 공정 연구는 기존 MOSFET과 CNTFET를 하나의 반도체 칩에 함께 사용하는 hybrid MOSFET-CNTFET 반도체 칩 제작에 대한 가능성을 보여주고 있다. 본 논문에서는 hybrid MOSFET-CNTFET을 활용한 6T binary SRAM을 디자인하는 방법에 대해 논하고자 한다. 기존 MOSFET SRAM 또는 CNTFET SRAM 디자인 방법을 활용하여 hybrid MOSFET-CNTFET SRAM을 디자인 하는 방법을 소개하고 그 성능을 기존 MOSFET SRAM 그리고 CNTFET SRAM과 비교하고자 한다.

• 한국전자통신학회논문지
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• 제18권2호
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• pp.291-298
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• 2023

SRAM 기반 인 메모리 컴퓨팅은 폰 노이만 구조의 병목 현상을 해결하는 기술 중 하나이다. SRAM 기반의 인 메모리 컴퓨팅을 구현하기 위해서는 효율적인 SRAM 비트 셀 설계가 필수적이다. 본 논문에서는 전력 소모를 감소시키고 회로 성능을 개선시키는 저 전력 차동 감지 8+T SRAM 비트 셀을 제안한다. 제안하는 8+T SRAM 비트 셀은 SRAM 읽기와 비트 연산을 동시에 수행하고 각 논리 연산을 병렬로 수행하는 리플 캐리 가산기에 적용한다. 제안하는 8+T SRAM 기반 리플 캐리 가산기는 기존 구조와 비교 하여 전력 소모는 11.53% 감소하였지만, 전파 지연 시간은 6.36% 증가하였다. 또한 이 가산기는 PDP(: Power Delay Product)가 5.90% 감소, EDP(: Energy Delay Product)가 0.08% 증가하였다. 제안한 회로는 TSMC 65nm CMOS 공정을 이용하여 설계하였으며, SPECTRE 시뮬레이션을 통해 타당성을 검증하였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.25-31
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• 2009

본 논문에서는 공급전압의 전하를 재활용하여 전력소모를 줄인 저전력 SRAM(Low power SRAM using supply voltage charge recycling: SVCR-SRAM)을 제안하였다. 제안한 SVCR-SRAM은 SRAM 셀 블록을 두 개의 셀 블록으로 나누어 두 종류의 공급전압을 공급한다. 이중 하나는 $V_{DD}$와 $V_{DD}/2$이고, 다른 하나는 $V_{DD}/2$와 GND이다. N비트 셀들이 연결되었을 때 $V_{DD}$와 $V_{DD}/2$의 전원으로 동작하는 N/2비트의 셀들에서 사용된 전하는 나머지 $V_{DD}/2$와 GND의 전원으로 동작하는 N/2비트의 셀들에서 재활용된다. SVCR 기법은 전력소모가 많은 비트라인, 데이터 버스, SRAM 셀에서 사용되어 전력소모를 줄여준다. 다른 부분들에서는 동작속도를 높이기 위해 $V_{DD}$와 GND의 공급전압을 사용하였다. 또한, SVCR-SRAM에서는 Body-effect로 인한 SRAM 셀들의 누설전류가 크게 감소하는 효과가 있다. 검증을 위하여, 64K비트($8K{\times}8$비트)SRAM chip을 $V_{DD}=1.8V,\;0.18{\mu}m$ CMOS 공정으로 구현하였다. 제작된 SVCR-SRAM에서는 쓰기전력의 57.4%와 읽기전력의 27.6%가 줄었다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.93-98
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• 2004

SRAM에서 쓰기 전력을 줄이기 위하여 소스 전압을 높인 메모리 셀을 이용한 저전력 SRAM을 제안하였다. 메모리 셀의 소스 전압을 GND에서 V/sub T/로 올리고 비트라인과 데이터버스의 프리차지 전압을 V/sub DD/에서 V/sub DD/-V/sub T/로 낮춤으로써 비트라인과 데이터버스의 스윙 전압을 줄였다. 이것은 면적의 증가와 속도 감소 없이 SRAM의 쓰기 전력을 크게 줄여준다. 8K×32비트의 SRAM이 0.25um CMOS 공정으로 제작되었다. 제작된 SRAM은 2.5V 전원과 300MHz 동작 주파수에서 쓰기 동작의 소모전력을 45% 줄였고, 최대 동작 주파수는 330MHz였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.260-263
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• 2017

다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.10-15
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• 2012

본 논문에서는 파워게이팅과 전압레벨조절을 이용하여 누설전류를 줄인 SRAM을 제안하였다. 제안된 파워게이팅 기법은 데이터를 저장하지 않은 메모리 셀 블록의 전력공급을 차단함으로써 누설전류를 크게 감소시키고, 제안된 전압레벨조절 기법은 데이터가 저장된 메모리 셀 블록의 접지전압을 올림으로써 누설전류를 줄여준다. $4K{\times}8$비트 SRAM 칩은 $0.13{\mu}m$ CMOS 공정으로 제작되었고 VDD=1.2V로 동작하였다. 메모리 사용률이 0~100%에 대하여, 동작 모드에서의 누설전류는 $1.23{\sim}9.87{\mu}W$이고 대기 모드에서 누설전류는 $1.23{\sim}3.01{\mu}W$였다. 대기 모드 동안에, 제안된 SRAM의 누설전류는 기존의 SRAM의 12.5~30.5%로 감소하였다.

• 전기전자학회논문지
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• 제27권3호
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• pp.327-332
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• 2023

전통적인 실리콘 기반 반도체 소자 보다 높은 성능과 다양한 활용성으로 차세대 반도체 후보로 높은 관심 받고 있는 CNTFET은 CNT 배치와 같은 CNTFET만의 고유한 공정 편차가 아직 성숙되지 않아 상용화에 어려움을 겪고 있다. 이러한 어려움을 극복하고자 반복적인 회로 구성으로 공정 편차의 영향을 적게 받는 회로를 MOSFET-CNTFET 기반 하이브리드 회로로 구현하여 CNTFET 의 장점을 취하고 단점을 보완하고자 하는 수많은 연구들이 지속적으로 수행되어 왔다. 본 논문에서는 하이브리드 SRAM의 성능이 기존의 MOSFET SRAM 또는 CNTFET SRAM에 존재하는 반도체 공정 변화에 의해 얼마나 변화될 수 있는지를 비교하였다. 시뮬레이션 결과, CNT 밀도를 32nm 당 7개에서 9개 사이로 유지할 수 있다면, hybrid SRAM은 기존 MOSFET SRAM보다 읽기 동작에서 그리고 쓰기 동작에서 공정 편차에 대한 강건성이 각각 약 2.6배 그리고 약 1.1배 있음을 보여준다.

• 전기전자학회논문지
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• 제26권1호
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• pp.83-88
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• 2022

높은 성능과 폭넓은 활용성으로 CNTFET은 차세대 반도체로 많은 관심을 받아 왔으나 생산 공정이 아직 충분히 성숙되지 않아 상용화에 어려움을 겪어 왔다. 이러한 CNTFET 공정의 불완전성을 극복하고 상용화 가능성을 높이기 위해 본 논문에서는 최근 발표된 CNTFET 공정 내용을 참고하여 CNTFET 부분 밀도 변화에 따른 CNTFET SRAM 성능 변화에 대해 분석하고자 한다. 현존하는 32nm CNTFET HSPICE용 라이브로리 파일을 활용한 HSPICE 회로 시뮬레이션 분석을 통해 SRAM 셀을 구성하는 6개의 트랜지스터 중, CNT 밀도 변화에 대해 성능 변화가 덜 민감한 트랜지스터를 선택하고, 허용되는 CNT 밀도 범위를 제안하였다. 분석 결과, SRAM 내 비트라인에 연결된 2개의 트랜지스터의 CNT 밀도가 6/32nm에서 8/32nm로 변경되더라도 SRAM 성능 편차는 9% 이하인 것으로 나타나고 CNT 밀도가 5/32nm 미만인 경우 SRAM 지연이 약 8배 이상 증가됨을 알 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.53-56
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• 2004

This paper presents the improved burn-in method for the reliability of SRAM in MCP Semiconductor reliability is commonly improved through the burn-in process. Reliability problem is more significant in the Multi Chip Package, because of including over two devices in a package. In the SRAM-based Multi Chip Package, the failure of SRAM has a large effect on the yield and quality of the other chips - Flash Memory, DRAM, etc. So, the quality of SRAM must be guaranteed. To improve the quality of SRAM, we applied the improved wafer level burn-in process using multi cell selection method in addition to the current used methods. That method is effective in detecting special failure. Finally, with the composition of some kinds of methods, we could achieve the high qualify of SRAM in Multi Chip Package.