• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.145-145
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• 2010

반도체 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 메모리 소자 또한 미세화를 위해 새로운 기술을 요구하고 있다. 1T DRAM은 하나의 트랜지스터와 하나의 캐패시터 구조를 가진 기존의 DRAM과 달리, 캐패시터 영역을 없애고 하나의 트랜지스터만으로 동작하기 때문에 복잡한 공정과정을 줄일 수 있으며 소자집적화에도 용이하다. 또한 SOI (Silicon-On-Insulator) 기판을 사용함으로써 단채널효과와 누설전류를 감소시키고, 소비전력이 적다는 이점을 가지고 있다. 1T DRAM은 floating body effect에 의해 상부실리콘의 중성영역에 축적된 정공을 이용하여 정보를 저장하게 된다. floating body effect를 발생시키기 위해 본 연구에서는 SOI 기판을 사용한 MOSFET을 사용하였는데, SOI 기판은 불순물 도핑농도에 따라 상부실리콘의 공핍층 두께가 결정된다. 실제로 불순물을 $10^{15}cm^{-3}$ 정도 도핑을 하게 되면 완전공핍된 SOI 구조가 된다. 이는 subthreshold swing값이 작고 저전압, 저전력용 회로에 적합한 특성을 보이기 때문에 부분공핍된 SOI 구조보다 우수한 특성을 가진다. 하지만, 상부실리콘의 중성영역이 완전히 공핍되어 정공이 축적될 공간이 존재하지 않게 된다. 이를 해결하기 위해 기판에 전압을 인가 후 kink effect를 확인하여, 메모리 소자로서의 구동 가능성을 알아보았다. 본 연구에서는 상부실리콘의 두께가 감소함에 따라 1T DRAM의 메모리 특성변화를 관찰하고자, TMAH (Tetramethy Ammonuim Hydroxide) 용액을 이용한 습식식각을 통해 상부실리콘의 두께가 각기 다른 소자를 제작하였다. 제작된 소자는 66 mv/dec의 우수한 subthreshold swing 값을 나타내며 빠른 스위칭 특성을 보였다. 또한 kink effect가 발생하는 최적의 조건을 찾고, 상부실리콘의 두께가 메모리 소자의 쓰기/소거 동작의 경향성에 미치는 영향을 평가하였다.

• 전자공학회논문지A
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• 제32A권12호
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• pp.159-165
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• 1995

A gate-recessed structure is introduced to SOI MOSFET's in order to increase the source-to-drain breakdown voltage. A significant increase in the breakdown voltage is observed compared with that of a planar single source/drain SOI MOSFET without inducing the appreciable reduction of the current drivability. We have analyzed the origin of the breakdown voltage improvement by the substrate current measurements and 2-D device simulations, and shown that the breakdown voltage improvement is caused by the reductions in the impact ionization rate and the parasitic bipolar current gain.

• 한국광학회:학술대회논문집
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• 한국광학회 2003년도 하계학술발표회
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• pp.230-231
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• 2003

SOI (Silicon On insulator)는 SiO$_2$와 같은 절연체 위에 실리콘 (Si) 박막층이 놓여있는 구조로서 전자나 광소자들이 실리콘 박막층 위에 만들어진다. SOI의 기본적인 생각은 기생 정전용량 (parasitic capacitance)을 감소시킴으로서 소자의 스위칭 속도를 더 빠르게 하는 것이다. 최근에 초고속 광소자와 단위 광소자들의 집적을 위해 실리콘 이외의 GaAs, InP, SiC 등의 반도체 박막을 절연층 위에 만드는 연구가 많이 진행되고있다. (중략)

• 센서학회지
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• 제14권6호
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• pp.387-394
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• 2005

In order to design SOI CMOS image sensors, SOI MOSFET model parameters were extracted using the equation of bulk MOSFET model parameters and were optimized using SPICE level 2. Simulated I-V characteristics of the SOI NMOSFET using the extracted model parameters were compared to the experimental I-V characteristics of the fabricated SOI NMOSFET. The simulation results agreed well with experimental results. A unit pixel for SOI CMOS image sensors was designed and was simulated for the PPS, APS, and logarithmic circuit using the extracted model parameters. In these CMOS image sensors, a nano-wire MOSFET photodetector was used. The output voltage levels of the PPS and APS are well-defined as the photocurrent varied. It is confirmed that SOI CMOS image sensors are faster than bulk CMOS image sensors.

• 한국컴퓨터산업교육학회:학술대회논문집
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• 한국컴퓨터산업교육학회 2003년도 제4회 종합학술대회 논문집
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• pp.79-82
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• 2003

The electrothermal simulation of high voltage LIGBT(Lateral Insulated Gate Bipolar Transistor) in thin Silicon on insulator (SOI) and Silicon on sapphire (SOS) for thermal conductivity and sink is performed by means of MEDICI. The finite element simulations demonstrate that the thermal conductivity of the buried oxide is an important parameter for the modeling of the thermal behavior of silicon-on-insulator (SOI) devices. In this paper, using for SOI LIGBT, we simulated electrothermal for device that insulator layer with $SiO_2$ and $Al_2O_3$ at before and after latch up to measured the thermal conductivity and temperature distribution of whole device and verified that SOI LIGBT with $Al_2O_3$ insulator had good thermal conductivity and reliability.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 추계학술대회 논문집
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• pp.579-582
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• 2000

This paper described on the fabrication of SOI(Si-on-insulator) structures with buried cavities by SDB technology and eletrochemical etch-stop. The cavity was fabricated the upper handling wafer by Si anisotropic etch technique. SDB process was performed to seal the fabricated cavity under vacuum condition at -760mmHg. In the SDB process, captured air and moisture inside of the cavities were removed by making channels towards outside. After annaling(100$0^{\circ}C$, 60 min.), the SDB SOI structure was thinned by electrochemical etch-stop. Finally, it was fabricated the SDB SOI structure with buried cavities as well as an accurate control and a good flatness.

• 전자공학회논문지T
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• 제35T권2호
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• pp.6-12
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• 1998

박막의 SOI(Silicon-On-Insulator) 소자는 짧은 채널 효과(short channel effect), subthreshold slope의 개선, 이동도 향상, latch-up 제거 등 많은 이점을 제공한다. 반면에 이 소자는 current kink effect와 같이 정상적인 소자 동작에 있어 주요한 저해 요소인 floating body effect를 나타낸다. 본 논문에서는 이러한 문제를 해결하기 위해 T-형 게이트 구조를 갖는 SOI NMOSFET를 제안하였다. T-형 게이트 구조는 일부분의 게이트 산화막 두께를 다른 부분보다 30nm 만큼 크게 하여 TSUPREM-4로 시뮬레이션 하였으며, 이것을 2D MEDICI mesh를 구성하여 I-V 특성 시뮬레이션을 시행하였다. 부분적으로 게이트 산화층의 두께가 다르기 때문에 게이트 전계도 부분적으로 차이가 발생되어 충격 이온화 전류의 크기도 줄어든다. 충격 이온화 전류가 감소한다는 것은 current kink effect가 감소하는 것을 의미하며, 이것을 MEDICI 시뮬레이션을 통해 얻어진 충격 이온화 전류 곡선, I-V 특성 곡선과 정공 전류의 분포 형태를 이용하여 제안된 구조에서 current kink effect가 감소됨을 보였다.

• 한국결정성장학회지
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• 제5권2호
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• pp.100-108
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• 1995

SOI구조를 얻기 위한 방법의 한가지인 ZMR공정에 있어서 열전달은 계면의 위치와 모양을 결정하는 중요한 역할을 한다. 본 연구에서는 SOI구조를 얻기 위한 ZMR공정중의 열전달 공정을 모사할 수 있는 의사정상상태 2차원 ZMR모델을 수립하였다. 본 모델은 복사, 전도 그리고 대류 열전달을 포함하며, 고/액 계면의 위치를 결정한다. 모델로부터 구한 수치해는 실리콘 기판의 용융부에서의 유동장, 전체 SOR구조에서의 온도장 그리고 실리콘 박막과 기판에서의 고/액 계면의 위치를 포함한다. 여러 공정 변수들의 변화에 따른 온도장과 계면의 형상과 폭의 변화를 알아보았다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.92-92
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• 2009

본 논문에서는 strained Silicon-on-Insulator (sSOI) 기판에 제작된 triple-gate MOSFETs 의 이동도와 단채널 효과에 대하여 분석 하였다. Strained 실리콘에 제작된 소자는 전류의 방향이 <110> 밤항일 경우 전자의 이동도는 증가하나 정공의 이동도는 오히려 감소하는 문제점이 있다. 이를 극복하기 위하여 소자에서 전류의 방향이 <110>방향에서 45 도 회전된 <100> 방향으로 흐르게 제작하였다. Strain이 가해지지 않은 기판에 제작된 동일한 구조의 소자와 비교하여 sSOI 에 제작된 소자에서 전자의 이동도는 약 40% 정공의 이동도는 약 50% 증가하였다. 채널 길이가 100 nm 내외로 감소함에 따라 나타나는 drain induced barrier lowering (DIBL) 현상, subthreshold slope (SS)의 증가 현상에서 sSOI에 제작된 소자가 상대적으로 우수한 특성을 보였으며 off-current leakage ($I_{off}$) 특성도 sSOI기판이 더 우수한 특성을 보였다.

• 대한전자공학회논문지
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• 제25권11호
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• pp.1304-1314
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• 1988

Porous실리콘 形成反應에서 HF濃度, 電流應度, 反應時間 및 基叛의 表面狀態가 PSL (Porous Silicon Layers)의 porosity에 미치는 影響을 실험적으로 조사하였다. PSL을 陽배化 시켜서 室溫에서 FIPPOS-SOI를 제조하는 방법을 연구하였다. 이 방법으로 100um폭의 SOI strip line을 제조하였으며 SOI의 stress제거를 위해 2단계 PSL 형성법을 이용하였다. 또한 이 실온 SOI 제조기술을 이용하여 이미 소자공정을 끝낸 집적회로를 SOI화 시킬 수 있는 방법을 제안하였다.