• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.54-60
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• 2007

본 연구에서는 고속 I/0 인터페이스용 ESD(Electro-Static Discharge)보호소자로서 SCR(Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD보호소자인 N/P-type Low Voltage Triggered Silicon-Controlled Rectifier(NPLVTSCR)을 제안하였다. 제안된 NPLVTSCR은 기존 SCR이 갖는 높은 트리거 전압($\sim$20V)을 낮추고 ($\sim$5V) 또한 정상상태에서의 보호소자의 래치업 현상을 줄일 수 있다. 본 연구에서 제안된 NPLVTSCR의 전기적 특성 및 ESB감내특성을 확인하기 위하여 TCAD툴을 이용하여 시뮬레이션을 수행하였으며, 또한 TSMC 90nm공정에서 테스트 패턴을 제작하여 측정을 수행하였다. 시뮬레이션 및 측정 결과를 통해, NPLVTSCR은 PMOS 게이트 길이에 따라 3.2V $\sim$ 7.5V의 트리거링 전압과 2.3V $\sim$ 3.2V의 홀딩전압을 갖으며, 약 2kV의 HBM ESD 감내특성을 갖는 것을 확인 할 수 있었다.

• 한국위성정보통신학회논문지
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• 제9권3호
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• pp.15-21
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• 2014

NESCR 구조의 정전기 보호소자가 고전압 동작용 I/O 응용을 위해 분석되었다. 기존의 NESCR 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-well 구조를 갖는 NESCR_CPS_PPW 변형소자는 높은 온-저항과 스냅백 홀딩 전압을 나타내어 래치업 면역 능력을 향상시킬 수 있었다.

• 전기전자학회논문지
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• 제18권1호
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• pp.25-30
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• 2014

본 논문에서는 파워 클램프에 적용하기 위한 SCR 기반의 ESD 보호회로를 제안하였다. 기존 SCR 구조의 낮은 홀딩 전압에 의한 래치-업 문제를 개선하기 위해 n+ 플로팅 영역을 삽입하고 추가적인 n-웰과 p-웰까지 확장된 p+ 캐소드 영역을 통해 높은 홀딩 전압을 가질 수 있도록 고안되었다. 제안된 ESD 보호회로는 높은 홀딩 전압을 통해 정상 동작 상태에서의 래치-업 면역 특성을 확보하였으며, 우수한 ESD 보호 능력을 가진다. 제안된 ESD 보호회로는 Synopsys사의 TCAD 시뮬레이션을 통해 전기적 특성을 검증하였다. 시뮬레이션 결과, 트리거 전압은 약 27.3 V에서 최대 32.71 V 사이에서 변화하는 반면, 홀딩 전압은 4.61 V에서 최대 8.75 V까지 상승하는 것을 확인하였다. 따라서 제안된 ESD 보호회로는 트리거 전압은 기존 SCR과 비슷한 수준을 유지하면서 높은 홀딩 전압을 갖는다.

• 전기전자학회논문지
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• 제19권2호
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• pp.265-270
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• 2015

본 논문에서는 높은 홀딩 전압을 갖는 SCR(silicon-controlled rectifier)기반 양 방향성 ESD 보호회로를 제안하였다. 일반적인 ESD 보호회로와 달리 양방향의 ESD Stress mode의 방전경로를 제공하며 높은 홀딩전압으로 latch-up면역 특성을 갖어 효과적인 ESD보호를 제공한다. 또한, 높은 홀딩전압을 위한 설계변수인 Gate Length와 N+bridge Length의 길이 변화에 따른 시뮬레이션을 Synopsys사의 TCAD 시뮬레이터를 사용하여 확인 하였다. 시뮬레이션 결과 2.1V에서 6.5V까지 홀딩 전압의 증가로 latch-up 면역 특성을 개선 하였으며, 기존 SCR보다 6.5V의 낮은 트리거 전압특성을 갖고 있어 제안된 ESD 보호 회로는 5V 이상의 공급전압을 갖는 application에 적용 가능하다.

• 대한전자공학회논문지
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• 제22권5호
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• pp.50-56
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• 1985

A common failure mechanism in bulk CMOS integrated circuits is the latch-up of parasitic SCR structure inherent in the bulk CMOS structure. Latch-up triggering and holding charac-teristics have been measured in the test devicrs which include conventional and Schottky-damped CMOS structures with various well depths and n+/p+ spacings. It is demonstrated that Schottky-clamped CMOS is more latch-up immune than conventional bulk CMOS. Finally, the simulation results by circuit simulation program (SPICE) are compared with measured results in order to verify the validity of the latch-up modal composed of nan, pnp transistors and two external resistors.

• 전기전자학회논문지
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• 제26권2호
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• pp.196-204
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• 2022

Electrostatic discharge (ESD) protection devices of P-type embedded silicon-controlled rectifier (PESCR) structure were analyzed for high-voltage operating input/output (I/O) applications. Conventional PESCR standard device exhibits typical SCR characteristics with very low-snapback holding voltages, resulting in latch-up problems during normal operation. However, the modified device with the counter pocket source (CPS) surrounding N⁺ source region and partially formed P-well (PPW) structures proposed in this study could improve latch-up immunity by indicating high on-resistance and snapback holding voltage.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.27-32
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• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.

• 전기전자학회논문지
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• 제21권3호
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• pp.234-239
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• 2017

본 논문에서는 PMOS 구조를 삽입한 새로운 구조의 SCR(Silicon Controlled Rectifier)기반 ESD(Electrostatic Discharge) 보호소자를 제안한다. 제안된 ESD 보호회로는 내부에 PMOS가 추가적으로 형성된 구조적 특징을 지니며, Latch-up 면역 특성과 향상된 감내특성을 갖는다. TCAD 시뮬레이션을 이용하여 기존의 ESD 보호회로와 특성을 비교 분석하였다. 시뮬레이션 분석 결과, 제안된 보호 ESD 보호회로는 기존 SCR 기반 ESD 보호소자 HHVSCR(High Holding Voltage SCR)과 같은 우수한 Latch-up 면역 특성을 지닌다. 또한 HBM(Human Body Model) 최대온도 테스트 결과에 따르면, 제안된 ESD 보호회로는 355K의 최대온도 수치를 가지며, 이는 기존 HHVSCR의 373K와 비교하여 대략 20K가량 낮은 온도특성으로, 더욱 향상된 감내특성을 갖는 것으로 확인되었다. 제안된 ESD 보호소자는 N-STACK 기술을 적용하여 설계하여 전압별 적용이 가능함을 시뮬레이션을 통하여 검증하였다. 시뮬레이터로 시뮬레이션을 해본 결과, 제안된 ESD 보호회로는 단일 구조에서 2.5V의 홀딩전압 특성을 지니며, N배수의 증배에 따라 2-STACK 4.2V, 3-STACK 6.3V, 4-STACK 9.1V로 증가된 홀딩전압을 갖는 것을 확인하였다.

• 전기전자학회논문지
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• 제25권2호
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• pp.376-380
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• 2021

본 논문에서는 일반적인 SCR의 구조를 개선하여 높은 홀딩 전압으로 인한 래치 업면역 특성을 가지는 새로운 ESD 보호회로를 제안한다. 제안된 ESD회로의 특성검증을 위하여 Synopsys사의 TCAD를 이용하여 시뮬레이션을 진행하였으며, 기존 ESD 보호회로와 비교하여 제시하였다. 또한 설계변수 D1을 이용하여 전기적 특성의 변화를 검증하였다. 시뮬레이션 수행 결과 제안된 ESD 보호회로는 기존의 ESD 보호회로에 비해 높은 홀딩 전압특성과 양방향 방전특성을 확인하였다. 또한, Samsung의 0.13um BCD 공정을 이용하여 설계 후 TLP 측정을 통해 전기적 특성을 검증하였다. 이러한 과정을 통해 본 논문에서 제안된 ESD 보호회로 설계변수의 최적화를 진행하였고 향상된 홀딩 전압으로 래치 업 면역을 갖는다는 점에서 고전압 어플리케이션에 적용하기에 매우 적합함을 검증하였다.

• 한국위성정보통신학회논문지
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• 제8권4호
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• pp.124-129
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• 2013

PPS 구조가 삽입된 N형 실리콘 제어 정류기 소자를 마이크로 칩의 고전압 I/O 응용을 위해 연구하였다. 종래의 NSCR_PPS_Std 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 가지고 있어 정상적인 동작 동안 래치업 문제가 나타나는 것으로 보고되고 있다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-Well(PPW) 구조를 갖는 변형된 NSCR_PPS_CPS_PPW 소자는 높은 래치업 면역과 트리거링 전압의 조절이 용이한 안정한 ESD 보호 성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.