• 한국의학물리학회지:의학물리
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• 제3권2호
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• pp.43-57
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• 1992

위상감지법(phase detector technique)은 세포의 막 캐패시턴스(membrane capacitance)를 실시간적으로 측정할 수 있는 유일한 방법이나 측정이 행해지는 동안 세포의 상태가 끊임없이 변화하기 때문에 피할 수 없는 측정오차가 존재한다. 본 연구는 이 오차의 근원을 분석하여 위상감지법의 실용한계를 규정하고자 하였다. 이론적 분석에 기초하여 다음과 같은 사실을 밝힐 수 있었다. 1) access conductance와 membrane conductance의 변화에 기인하는 측정오차를 줄이기 위해서는 초기 위상치를 올바로 선택하여야 한다. 2) 이 때 세포를 여기시키기 위해 인가하는 전압의 주파수를 알맞게 선택하여야 한다. 3) 그러나 초기 위상치가 정해진 이후의 위상 변화는 막 캐패시턴스의 측정에 큰 영향을 미치지 않는다. 4) 초기 위상을 적절히 선택하였다 하더라도 세포외 분비시 막 캐패시턴스가 크게 증가하는 경우에는 비례상수에 오차가 발생한다. 이 때 발생하는 오차는 측정기간 동안 비례상수를 되풀이하여(iteration) 보정함으로써 방지할 수 있다. 이상의 결과는 향후 위상감지법을 사용할 때 유용한 설용한계를 제공하리라 생각된다.

• 제어로봇시스템학회논문지
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• 제14권7호
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• pp.689-694
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• 2008

This paper proposes a roll rate estimation method for spinning vehicles. The carrier phase and frequency variations caused by spinning of vehicles are observed and the roll rate estimator is designed on the observation. The roll rate estimator consists of phase detector and zero crossing counter. The phase detector computes phase variation using in-phase and quadrature value from the correlator. By using zero crossing counter, the roll rate can be estimated since the output of phase detector is changed in proportion to the roll rate. Experiment a results show that estimated roll rate error is smaller than 0.0578Hz.

• 대한전자공학회논문지TC
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• 제37권3호
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• pp.1-8
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• 2000

본 논문에서는 현재 이동통신 시스템의 한 형태로 단말기의 하드웨어 구현이 간단하고 IC제작이 경제적 이어서 무선호출시스템 등에 많이 사용되고 있는 FSK 신호 복조를 위한 Quadrature Detector의 디지털 시뮬레이션 모델을 구현하였다. Quadrature Detector는 아날로그 소자로서 입력신호의 주파수에 따라 다른 위상 변화값이 비선형적으로 출력되어 지금까지 시뮬레이션을 통한 정확한 시스템 특성 분석이 어려웠었다. 이에 본 논문에서는 Quadrature Detector를 이용한 FSK 신호의 복조과정을 전개하고 디지털 시뮬레이션 을 수행하여 최적 성능을 도출하였다. 먼저 Quadrature Detector의 시뮬레이션을 위해 RLC 탱크회로 (Tank Circuit)로 구성된 PSN(Phase Shift Network)의 아날로그 전달함수를 First Order Hold 이론을 이용하여 디지털 전달함수로의 등가변환을 유도하였다. 또한 4FSK신호에 대한 Quadrature Detector의 복조신호 출력 형태가 4-level 신호인데, 이를 2개의 비교기(Comparator)만을 사용할 경우 최적 성능을 얻기 위한 임계레벨 결정과 동작 파라메터 Q값 설정방법을 제안하였으며 BER 분석을 통해 검증하였다

• Journal of Power Electronics
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• 제10권2호
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• pp.203-209
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• 2010

This paper describes the development of a three-phase line-interactive DVR with a new sag detection algorithm. The developed detection algorithm has a hybrid structure composed of an instantaneous detector and RMS-variation detectors. The source voltage passes through the sliding-window DFT and RMS calculator, and the instantaneous sag detector. If an instantaneous sag is detected, the RMS variation detector-1 is selected to calculate the RMS variation. The RMS variation detector-2 is selected when the instantaneous sag occurs under the operation of the RMS variation detector-1. The feasibility of the proposed algorithm is verified through computer simulations and experimental work with a prototype of a line-interactive DVR with a 3kVA rating. The line-interactive DVR with the proposed algorithm can compensate for an input voltage sag or an interruption within a 2ms delay. The developed DVR can effectively compensate for a voltage sag or interruption in sensitive loads, such as computers, communications equipment, and automation equipment.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2007년도 춘계학술대회B
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• pp.3317-3322
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• 2007

THC(Total Hydrocarbon) emissions during cold start and warm-up phase constitute the majority of THC emissions during the FTP-75 mode. As the basic approach to improve the emission performance of Gasoline engine during transient phase, the effect of spark timing retard from MBT on THC emission characteristics is studied by engine test using a Fast response Flame Ionization Detector(FFID). A cyclic analysis of the combustion process shows that high THC emissions are produced first few cycles during the transient phase. This paper presents the results of engine performance and emission of Gasoline engine with various spark timing. consequently, This paper was focused on the combustion phenomena with various spark timing during transient phase which was analyzed by Fast response Flame Ionization Detector (FFID) equipment to measure the cyclic THC emission characteristics.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.198-201
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• 2014

The phase frequency detector (PFD) is one of the most important building blocks of a phase locked Loop (PLL). Due to blind-zone problem, the detection range of the PFD is low. The blind zone of a PFD directly depends upon the reset time of the PFD and the pre-charge time of the internal nodes of the PFD. Taking these two parameters into consideration, a PFD is designed to achieve a small blind zone closer to the limit imposed by process-voltage-temperature variations. In this paper an enhanced architecture is proposed for dynamic logic PFD to minimize the blind-zone problem. The techniques used are inverter sizing, transistor reordering and use of pre-charge transistors. The PFD is implemented in 180 nm technology with supply voltage of 1.8 V.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3117-3119
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• 1999

In this paper, a new phase detector which can detect phase difference of variable input frequency and represent as a DC voltage is designed. The proposed phase detector has detection range from $-180^{\circ}$ to $180^{\circ}$. It is implemented by digital electronic circuit. It operates from 125 kHz to 4 MHz frequency of input signal and it's maximum phase error is $360/256^{\circ}$.

• 한국정밀공학회지
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• 제15권6호
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• pp.116-123
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• 1998

An interferometric microscope with an improved lateral resolution is presented. The nanometer resolution XY stage is integrated into standard temporal phase shifting interferometer. The nanometer resolution XY stage is used to position specimen in subpixel of CCD detector, therefore CCD detector's sampling is improved. Two scanning algorithms and those simulation results are also presented. The simulation results show that scanning algorithms improve CCD detector's sampling significantly, and interferometeric microscope's lateral resolution is improved also.

• 한국전자파학회논문지
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• 제18권10호
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• pp.1163-1171
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• 2007

본 논문에서는 OPLL의 기술적 구성 요소인 주파수 및 위상 차이 검출기, 루프 여파기, VCO 반도체 레이저의 위상 잡음 설계에 대하여 이론적으로 검토하였으며, 설계 파라미터들을 도출하였다. 계산된 파라미터들로 구현한 설계 및 실험 결과, 주파수 및 위상 검출기는 헤테로다인된 차이 주파수와 1.5 GHz 기준 주파수 사이의 에러 성분을 이론식에 맞게 추출하였으며, 주파수 및 위상 고정 범위는 ${\pm}150MHz$이었다. 본 논문은 헤테로다인 위상 고정 루프 구현에 대한 설계 및 실험 결과를 기술하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.287-292
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• 2016

A multiphase clock and data recovery (CDR) circuit having a novel rotational bang-bang phase detector (RBBPD) is demonstrated. The proposed 1/4-rate RBBPD decides the locking point using a single clock phase among sequentially rotating 4 clock phases. With this, our RBBPD has significantly reduced power consumption and chip area. A prototype 10-Gb/s 1/4-rate CDR with RBBPD is successfully realized in 65-nm CMOS technology. The CDR consumes 5.5 mW from 1-V supply and the clock signal recovered from $2^{31}-1$ PRBS input data has 0.011-UI rms jitter.