• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.442-446
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• 2000

MOSFET는 속도의 증가, 전력 감소 그리고 집적도 증가를 위한 끊임없는 요구에 대응하여 최근 10년간 많은 변화를 겪었다. 그로 인한 스켈링이론이 부각되었고 풀 밴드 Monte Carlo 디바이스 시뮬레이터는 다른 형태의 n-channel MOSFET 구조에서 hot carrier에 대한 디바이스 스켈링의 효과를 연구하는데 사용되었다. 본 연구에서는 단일 Source/Drain 주입의 Conventional MOSFET와 저도핑 Drain(LDD) MOSFEI 그리고 MOSFET을 고도핑된 ground plane 위에 적충하여 만든 EPI MOSFET에 대하여 TCAD(Technology Compute. Aided Design)를 사용하여 스켈링 및 시뮬레이션하였다. 스켈링방법은 Constant-Voltage 스켈링을 사용하였고 시뮬레이션 결과로 스켈링에 대한 MOSFET의 특성과 임팩트 이온화, 전계를 비교 분석을 통해 TCAD의 실용성을 살펴보았고 스켈링을 이해하기 위한 물리적인 토대를 제시하였다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국통신학회논문지
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• 제11권3호
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• pp.172-178
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• 1986

스위치드 커패시터 필터(Switched-capacitor filter)의 유리한 점은 IC화 할 때 능동 RC회로의 RC적(RC Product)에 해다아는 것이 커패시턴스의 비로 되어 정확하게 그 값을 유지하는 것이 쉽고 클럭주파수에 의하여 중심주파수를 선형적으로 변화시킬 수 있다는 것이다. 본 논문에서는 프로그램 가능한 2차 SC필터를 구성한 후 디지털 신호에 의하여 중심주파수, 선택도 및 최대이득이 제어가능함을 실험을 통하여 입증하였다. 실험결과 필터의 ${omega}_0$는 모든 수동소자에 대해 저감도를 유지할 수 있었으나 스위치의 기생용량이 커패시터의 비에 미치는 영향은 피할 수 없었다. SC 필터는 클럭주파수, 저항 어레이등에 의하여 전달특성을 가변시킬 수 있으므로 디지탈 신호의 처리나 음성의 분석 및 합성에도 이용될 수 있을 것이다.

• 한국전기전자재료학회논문지
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• 제30권12호
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• pp.806-811
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• 2017

An all-transparent ultraviolet (UV) photodetector was fabricated by structuring $p-NiO/n-SnO_2/ITO$ on a glass substrate. $SnO_2$ is an important semiconductor material because of its large bandgap, high electron mobility, high transmittance (as high as 80% in the visible range), and high stability under UV light. For these reasons, $SnO_2$ is suitable for a range of applications that involve UV light. In order to form a highly transparent p-n junction for UV detection, $SnO_2$ was deposited onto a device containing NiO as a high-transparent metal conductive oxide for UV detection. We demonstrated that all-transparent UV photodetectors based on $SnO_2$ could provide a definitive photocurrent density of $4nA\;cm^{-2}$ at 0 V under UV light (365 nm) and a low saturation current density of $2.02nA{\times}cm^{-2}$. The device under UV light displayed fast photoresponse with times of 31.69 ms (rise-time) and 35.12 ms (fall-time) and a remarkable photoresponse ratio of 69.37. We analyzed the optical and electrical properties of the $NiO/SnO_2$ device. We demonstrated that the excellent properties of $SnO_2$ are valuable in transparent photoelectric device applications, which can suggest various routes for improving the performance of such devices.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 전기전자학회논문지
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• 제23권4호
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• pp.1257-1264
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• 2019

본 논문에서는 모바일 산업 프로세서 인터페이스(MIPI:mobile industry processor interface)의 C-PHY 사양 버전 1.1을 지원하는 3-GSymbol/s/lane 송수신기가 제안된다. 제안한 송수신기는 3 개 채널에서 3 개 레벨 신호의 사용으로 인해 저하된 신호 보존성을 개선하기 위해 채널 부정합 보정을 수행한다. 제안된 채널 부정합 보정은 수신기에서 채널 부정합을 검출하고, 검출 결과에 따라 송신기에서 전송 데이터의 지연 시간을 조정함으로써 수행된다. 수신기에서 채널 불일치 검출은 송신기로부터 전송된 정해진 데이터 패턴에 대하여 수신된 신호의 위상을 비교함으로써 수행된다. 제안된 MIPI C-PHY 송수신기는 1.2 V 공급 전압의 65 nm CMOS 공정을 사용하여 설계되었다. 각 송수신기 레인의 면적과 전력소모는 각각 0.136 ㎟와 17.4 mW/GSymbol/s이다. 제안된 채널 부정합 보정은 채널 부정합으로 인한 88.6 ps의 시간 지터를 34.9 ps로 줄인다.

• 전자공학회논문지A
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• 제32A권1호
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• pp.152-158
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• 1995

Eteching characteristics of the Indium Tin Oxide (ITO), which is transparent conductor, was investigated with CH4/H2 and Ar as etching gases for the Reactive Ion Etching (RIE). With CH4/H2 for the etching gas, the highly selective etching characteristics for the ITO on GaAs was obtained. It was examined that the dominant etching parameter for the selective etchning of ITO on GaAs structure was the chamber pressure. But, the etching selectivity for ITO on InP was poor eventhough we tried systematic etching. RIE etching conditins using CH4/H2 gas was limited due to the formation of polymer on the substrates. In the case of Ar gas for the reactive gas, the selectivity of ITO on BaTiO3 was above 10. The etch rete of ITO was more sensitive to the etching parameters than that of BaTiO3, which was almost constant with different etching parameters.

• 한국자기학회지
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• 제15권3호
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• pp.181-185
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• 2005

반응성 스퍼터링 방법으로 성장시킨 $Zn_{0.09}Cr_{0.01}O$ 묽은 자성반도체 박막의 구조와 전기 수송과 자기 특성에 미치는 Al 첨가 효과를 탐구하였다. Al이 첨가되지 않은 $Zn_{0.09}Cr_{0.01}O$ 박막은 반도체적인 수송 특성과 함께 미약한 강자성 특성을 보였다. Al을 첨가함으로써 n-형 나르개인 전자의 농도 증가와 더불어 금속성 수송 특성을 나타냈으며 포화자기화가 현저하게 증가하고 이력곡선이 뚜렷하게 나타나는 등 자기 특성의 격렬한 변화가 관찰되었다. 이 결과들은 Cr이 첨가된 ZnO에서 나르개에 의한 강자성 질서의 향상을 보여준다.

• 공업화학
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• 제20권1호
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• pp.99-103
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• 2009

반도체 소자의 실리콘 게이트 전극 식각공정은 산화막에 대한 높은 식각 선택비와 정확한 식각형상 제어 등의 공정요구 조건을 충족시키기 위해 고밀도 플라즈마 식각공정을 사용하나 식각 후 notching이 발생되는 문제점을 보이고 있다. 특이하게 도핑 되지 않은 비정질 실리콘을 게이트 전극 물질로 사용한 경우 발생된 notching의 위치가 가장 외곽에 위치한 게이트 전극선의 바깥쪽에서 주로 발생되는 것이 관찰 되었다. 본 연구에서는 $Cl_2/HBr/O_2$의 식각기체 구성으로 notching 발생이 식각변수들에 따라 받는 경향성을 파악하고, 식각장치 내에서 실리콘 기판에 도달하는 식각 이온들의 진행경로를 분석하였다. 주 원인은 플라즈마 내의 식각 활성종 이온들이 대전효과에 의하여 궤적의 왜곡이 일어나 notching 현상이 발생되는 것으로 파악되었다. 이 결과를 바탕으로 도핑 되지 않은 비정질 실리콘 게이트 식각에서 발생하는 notching의 형성기구를 정성적으로 설명하였다.

• 센서학회지
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• 제4권2호
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• pp.7-13
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• 1995

MOSFET의 전장효과와 압전물질의 압전효과를 결합한 새로운 FET형 반도체압력소자(PSFET : pressure sensitive field effect transistor)를 제조하고 동작 특성을 조사하였다. PSFET의 압전박막은 RF 마그네트론 스퍼터링으로 ZnO박막을 약 $5000{\AA}$ 게이트 위에 성막하였다. ZnO 압전박막의 최적 c-축 배향분극 구조를 얻기 위한 막 제조조건은 기판온도가 $300^{\circ}C$, RF 전력이 140W, 작업 분위기압은 5mtorr였으며, 플라즈마가스는 아르곤이었다. 제조된 PSFET는 적용된 압력범위($1{\times}10^{5}\;Pa{\sim}4{\times}10^{5}\;Pa$)에서 비록 감도는 낮으나 비교적 안정한 동작특성을 나타내었다.