• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.1137-1140
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• 1999

In this thesis, we research about Communication System Construction and Test-Bed Realization Method and Software’s Design with written program into Embedded Micro Controller’s restricted memory region using a DSP Chip to deal with mainly high speed communication. Tools used for modern communication network control use TI or AMD general chip class, but nevertheless responsibility for the point at issue, Analog Device is architecture design model moderated for small communication system. In this thesis, we present extended model, and realize basic case.

• 전자공학회논문지
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• 제51권11호
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• pp.83-93
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• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.

• ETRI Journal
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• 제27권1호
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• pp.81-88
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• 2005

In this paper, interface circuits that are suitable for point-to-point interconnection with an over 1 Gbps data rate per pin are proposed. To achieve a successful data transfer rate of multi-gigabits per-second between two chips with a point-to-point interconnection, the input receiver uses an on-chip parallel terminator of the pass gate style, while the output driver uses the pullup and pulldown transistors of the diode-connected style. In addition, the novel dynamic voltage level converter (DVLC) has solved such problems as the access time increase and valid data window reduction. These schemes were adopted on a 64 Mb DDR SRAM with a 1.5 Gbps data rate per pin and fabricated using a 0.10 ${\mu}m$ dual gate oxide CMOS technology.

• 조명전기설비학회논문지
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• 제19권1호
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• pp.64-69
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• 2005

본 논문에서는 DS/CDMA 통신 시스템의 비선형 성능 분석하였다. 또한, 선형일 때 기존의 칩 파형 중 성능이 가장 우수한 Raised cosine 칩 파형과 비교하면 $BER=10^{-4}$을 기준으로 균일 칩 파형은 거의 유사한 성능을 갖지만, 비균일 칩 파형은 0.5[dB] 전력 이득을 찾아서 제안한 칩 파형 중 MAI를 최소화하는 최적의 칩 파형임을 알 수 있었다. 그러나 비선형일 때는 비균일 칩 파형의 높은 PAPR로 인하여 균일 칩 파형에 비해 좋지 않은 성능을 보였다. 즉 비균일 칩 파형이 사용된 비선형 CDMA 시스템에서 약 15[dB]정도의 IBO를 해야 선형 증폭기를 통과한 시스템의 성능과 같아지게 됨을 알 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제21권5호
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• pp.65-71
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• 2016

Bluetooth technology(BT) is a standard for short distance wireless communication and widely used to connect and control various electronic and telecommunication devices without wires, where CSR8670 chip is generally adopted. These BT devices are required to comply with BT specification and the equipments for conformance test are also important. However, the existing BT testing methods have inconvenience in that they are mostly time-consuming procedure due to not only repetitive execution for each evaluation element but also error-prone nature of manual experiments. This paper proposes an automated BT communication test method using CSR8670 chip, which solves the problems related to manual testing methods. The proposed method can reduce the development period of BT products and guarantee the quality improvement owing to the exact system error detection capability.

• Journal of information and communication convergence engineering
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• 제6권2호
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• pp.122-128
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• 2008

Multiprocessor architectures and platforms, such as, a multiprocessor system on chip (MPSoC) recently introduced to extend the applicability of the Moore's law, depend upon concurrency and synchronization in both software and hardware to enhance design productivity and system performance. With the rapidly approaching billion transistors era, some of the main problem in deep sub-micron technologies characterized by gate lengths in the range of 60-90 nm will arise from non scalable wire delays, errors in signal integrity and non-synchronized communication. These problems may be addressed by the use of Network on Chip (NOC) architecture for future System-on-Chip (SoC). We have modeled a concurrent architecture for a customizable and scalable NOC in a system level modeling environment using MLDesigner (from MLD Inc.). Varying network loads under various traffic scenarios were applied to obtain realistic performance metrics. We provide the simulation results for latency as a function of the buffer size. We have abstracted the area results for NOC components from its FPGA implementation. Modeled NOC architecture supports three different levels of quality-of-service (QoS).

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.22-30
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• 2009

네트워크 온 칩 (Network-on-Chip, NoC) 기술은 기존 시스템-온-칩(System-on-Chip, SoC) 설계에서 IP 블록 수 증가와 이에 수반된 상호 연결 네트워크 복잡화 및 데이터 대역폭 제한 등의 문제점을 해결하기 위한 새로운 설계 패러다임이다. 더불어 동작 주파수 증가에 따른 급격한 전력 소모 클럭 신호의 분배와 동기화 문제 역시 중요한 이슈이며, 이에 대한 대안으로 광역적으로는 비동기, 국부적으로는 동기식 (Globally Asynchronous Locally Synchronous, GALS) 인 시스템 설계 방법론이 저전력 기술과 결합되어 에너지 소모를 줄이고 모듈적인 설계를 위해서 고려되어 왔다 GALS 방식의 설계 스타일은 정밀한 시스템 수준 전력 관리를 적용하기 위해 최근 소개되고 있는 전압 주파수 구역 (Voltage-Frequency-Island, VFI) 의 개념과 매우 잘 어울린다. 본 논문에서는 VFI를 적용한 NoC 시스템에서 최적의 전압선택을 통해 에너지 소모를 최소화하는 효율적인 알고리즘을 제시한다. 최적의 코어(또는 처리 소자) 전압과 VFI를 찾기 위해 통신량을 고려한 코어 그래프 분할, 통신-경쟁 시간을 고려한 타일 매핑, 전력 변화량을 고려한 코어의 동적 전압 조절 그리고 효율적인 VFI 병합 및 VFI 동적 전압 재 조절을 포함한다. 본 논문에서 제안한 설계 방법론은 기존 연구결과 대비 평균적으로 10.3%의 에너지 효율 향상이 있다는 것을 실험 결과를 통해 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.28-36
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• 2010

Hardware implementation methods for Artificial Neural Network (ANN) have been researched for a long time to achieve high performance. We have proposed a Network on Chip (NoC) for ANN, and this architecture can reduce communication load and increase performance when an implemented ANN is small. In this paper, a multiple NoC models are proposed for ANN, which can implement both a small size ANN and a large size one. The simulation result shows that the proposed multiple NoC models can reduce communication load, increase system performance of connection-per-second (CPS), and reduce system running time compared with the existing hardware ANN. Furthermore, this architecture is reconfigurable and reparable. It can be used to implement different applications of ANN.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.56-65
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• 2009

최근 SoC의 집적도가 증가함에 따라 칩 내부의 통신 효율성은 시스템 성능에 직접적인 영향을 미치고 있다. 이에 따라 칩내부의 통신 메커니즘은 과거 shared wire를 이용한 버스 시스템에서 라우터를 기반으로 하는 NoC로 진화하고 있다. 하지만, NoC 내부의 라우터는 컨트롤 로직이 복잡해짐에 따라 신호 전달 과정에서 지연시간을 증가시켜 NoC의 성능을 제한시킨다. 따라서 본 논문에서는 이러한 지연시간을 개선시키기 위하여 낮은 복잡도를 갖는 라우터를 제시한다. 제안한 라우터의 구조 검증 및 성능 평가를 위하여 ESL 기법의 시뮬레이션 플랫폼을 구축하였다. 본 논문에서 제안한 NoC 구조는 기존의 VC 라우터 기반의 NoC에 비해 대역폭은 약 1-2% 정도 감소하였지만, 평균적으로 약 50%의 지연시간이 감소 효과를 보였다.

• 전력전자학회논문지
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• 제16권2호
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• pp.97-104
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• 2011

본 논문은 건물 내에서 발생되는 각종 화재 및 재해를 자동으로 신속히 감지한 후 현지에 설치된 방재설비들을 자동으로 동작시켜 화재 및 재해를 초기진압하고, 이들 재해상황들을 유무선 통신망을 통하여 실시간으로 원격지 상황실의 중앙관리시스템에서 모니터링되는 고속 고정밀의 IT 기반의 방재용 자동화시스템을 개발한다. 본 논문에서 제안하는 방재용 자동화시스템은 소형.경량 및 고감도 고정밀의 원칩형 PLC (one-chip type PLC)가 적용되어, 각종 재해 센서로부터 감지된 신호를 분석하고 재해발생시 조기진압을 위한 현장의 방재용 구동장치들을 작동시킨다. 또한 검출된 데이터들은 RS232c 및 블루투스에 의한 유무선 통신망을 통해 원격지 상황실에 데이터 전송 및 긴급 경보신호를 송출시키고, 모니터링 프로그램을 구동시킨다. 제안한 IT 기반의 방재용 자동화시스템은 화재와 각종 재해에 대한 예방과 신속한 조치로 인명과 재산의 손실을 최소화 하고자 한다.