• 한국정보통신학회논문지
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• 제14권3호
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• pp.684-690
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• 2010

기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가지고 있다. 이러한 문제점은 SoC의 내부의 IP 수가 많을수록, 전체적인 SoC의 성능을 저하시키게 되어, CPU 자체의 속도보다는 전체적인 통신 분배에 의해 SoC의 성능이 좌우 된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 SoC의 성능을 향상시키기 위해 크로스바 스위치버스 구조를 제안한다. 크로스바 스위치 버스는 마스터 모률 8개, 슬레이브 모듈 16개까지 연결이 가능하며, 다중 버스 채널구조로 되어 있어 병렬통신이 가능하다. 또한 각 16개의 슬레이브 인터페이스마다 우선순위 정보가 저장된 아비터가 내장되어 하나의 마스터가 슬레이브를 독점하는 것을 방지하는 것과 동시에 효율적인 통신을 지원한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.345-348
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• 2013

본 논문은 온칩 버스 데이터의 압축 전송을 위한 방법을 제안한다. 영상 해상도의 가파른 증가와 함께 멀티미디어 프로세서의 온칩 버스의 데이터 트래픽은 빠르게 증가하고 있어 많은 SoC 칩들이 성능 저하를 경험하고 있다. IP 코어는 bus grant 신호를 얻는 데 많은 시간이 소요되는데 본 논문은 이 시간을 활용하여 간단한 버스 데이터 압축 전송을 하는 방법을 소개한다. 그 방법으로 하드웨어 구현하여 VC-1 디코더 프로세서에 적용함으로써 평균 매크로 블록 처리 시간을 각각 sd 영상은 13.6%, hd 영상은 13.1%까지 줄일 수 있음을 확인하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1098-1100
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• 2005

The floorplanning problem is an essential design step in VLSI layout design and it is how to place rectangular modules as density as possible. And then, as the DSM advances, the VLSI chip becomes more congested even though more metal layers are used for routing. Usually, a VLSI chip includes several buses. As design increases in complexity, bus routing becomes a heavy task. To ease bus routing and avoid unnecessary iterations in physical design, we need to consider bus planning in early floorplanning stage. In this paper, we propose a floorplanning method for topological constraint consisting of bus constraint and memory constraint. The proposed algorithms based on Genetic Algorithm(GA) is adopted a sequence pair. For selection control, new objective functions are introduced for topological constraint. Studies on floor planning and cell placement have been reported as being applications of GA to the LSI layout problem. However, no studies have ever seen the effect of applying GA in consideration of topological constraint. Experimental results show improvement of bus and memory constraint.

• ETRI Journal
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• 제43권3호
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• pp.471-482
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• 2021

Several code-division multiple access (CDMA)-based interconnect schemes have been recently proposed as alternatives to the conventional time-division multiplexing bus in multicore systems-on-chip. CDMA systems with a dynamic assignment of spreading codewords are particularly attractive because of their potential for higher bandwidth efficiency compared with the systems in which the codewords are statically assigned to processing elements. In this paper, we propose a novel distributed arbitration scheme for dynamic CDMA-bus-based systems, which solves the complexity and scalability issues associated with commonly used centralized arbitration schemes. The proposed arbitration unit is decomposed into multiple simple arbitration elements, which are connected in a ring. The arbitration ring implements a token-passing algorithm, which both resolves destination conflicts and assigns the codewords to processing elements. Simulation results show that the throughput reduction in an optimally configured dynamic CDMA bus due to arbitration-related overheads does not exceed 5%.

• 한국정보과학회논문지:시스템및이론
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• 제32권9호
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• pp.465-474
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• 2005

고집적 SoC 설계시에 버스방식의 온칩 통신은 대역폭이 제한되는 문제점이 있고 NoC (Network-on-Chip) 방식에서는 구현의 복잡도가 증가하는 문제점이 있다. 본 논문에서는 이러한 문제점을 극복하는 새로운 온칩 통신 규격인 SNP(Soc Network Protocol)를 소개한다. SNP는 기존 버스의 신호선들을 세 가지 그룹인 제어(control), 주소(address), 데이타(data)로 나눈 뒤 하나의 채널을 통해 전송함으로써 신호선의 수를 줄인다. SNP 채널은 대칭구조로 사용되기 때문에 마스터-슬레이브 통신 방식뿐만 아니라 마스터-마스터 통신도 효율적으로 지원한다. 하나의 전송에 필요한 신호 그룹의 진행 규칙을 SNP 규격으로 정의하고, 동일한 정보가 반복적으로 전달되는 것을 방지하는 페이즈 복원 기능을 제안하여 통신대역을 효율적으로 사용할 수 있도록 한다. 산업계 표준 규격인 AMBA AHB와 비교한 결과 멀티미디어 타입의 데이타 전송시에 $54\%$의 신호선수만으로도 대등한 대역폭을 지원할 수 있음을 보인다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1653-1658
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• 2009

SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.50-56
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• 2009

SoC(System on Chip)는 버스 아키텍처 안에 여러 개의 마스터, 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 둥과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식, TDM 중재 방식 등이 있다 본 논문에서는 TLM 알고리즘을 구성하여 일반적인 중재방식을 TLM 시뮬레이션을 통해 비교 분석하였다. 또한 새로운 중재 방식인 하이브리드 버스 중재 방식을 제안하고 다른 중재 방식과 비교하여 성능을 검증하였다.

• 전기전자학회논문지
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• 제28권1호
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• pp.116-122
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• 2024

AMBA AHB-Lite 버스는 저전력 및 경제성 측면에서 SoC에 널리 사용되는 온칩 버스 프로토콜이다. 하지만 이 프로토콜은 종단간 데이터 무결성을 위한 에러 검출 및 정정이 불가능하다. 이로 인해 자동차와 같이 열악한 환경에서 동작하는 경우에 데이터 변질과 시스템 불안정을 일으킬 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 AMBA AHB-Lite 버스에 SEC-DED(Single Error Correction-Double Error Detection)를 적용하는 방법을 제안한다. 이는 전송 중 발생하는 데이터 에러를 실시간으로 감지하고 정정하여 종단간 데이터 무결성을 강화한다. 시뮬레이션 결과, 에러가 일어나도 실시간으로 이를 감지하고 정정하여 차량용 온칩 버스에서 종단간 데이터 무결성을 강화하는 것을 확인하였다.

• 센서학회지
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• 제18권2호
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• pp.139-146
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• 2009

A Multilayered microelectrode design is presented for large area travelling wave dielectrophoresis (TwDEP) separators. Most of typical TwDEP chip has been arrayed with 1000 electrodes in $20{\times}20\;mm^2$. However, there is a limitation of the device area that is critical in throughput, because when the area of TwDEP becomes larger, the resistance of microelectrodes for bus bar is also increased. In this paper, we successfully developed a novel TwDEP chip with extremely large area ($31{\times}25\;mm^2$) by a unique multilayered bus bar design. According to the resistance simulation of our microelectrodes, it is possible to realize a TwDEP chip with an infinite longitudinal length. We demonstrated the feasibility of our suggestion with latex microbeads and showed the potential of extremely high throughput separation with TwDEP technique.