• 인터넷정보학회논문지
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• 제6권4호
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• pp.47-58
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• 2005

플래시 메모리는 NOR 형과 NAND 형의 플래시 메모리 형태로 구분 할 수 있다. NOR 형태의 플래시 메모리는 빠른 읽기 속도와 Byte I/O 형태를 지원하기 때문에 ROM BIOS 와 같은 코드저장용으로 개발되어 진다. NAND 형태의 플래시 메모리는 NOR 형태의 플래시 메모리 보다 값이 싸고 임베디드 리눅스 시스템의 대용량 처리 장치 등에서와 같이 폭 넓게 사용되고 있다. 본 논문에서는 NAND 형태의 플래시 메모리를 이용하여 시스템의 성능을 저하 시키는 Swapping을 감소시키고, 수행시간을 보장할 수 있는 플래시 메모리 Swapping 알고리즘을 제안하여, 임베디드 시스템을 기반으로 하는 파일시스템을 설계한다. 실험과 플래시 파일 시스템 구현을 통하여 임베디드 시스템에서 요구하는 NAND 형 플래시 파일 시스템의 성능을 개선한다.

• 정보통신설비학회논문지
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• 제10권4호
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• pp.115-120
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• 2011

Recently flash memory is widely used in various mobile devices as storage medium. Nonvolatile memory can be divided into two categories: NAND- and NOR-type flash memory. NOR flash memory is mainly used to store instruction codes for operation; while NAND for data storage. However, NAND does show more economical benefits, that is, it is approximately 30~40% cheaper than NOR flash. Therefore it can be useful to improve NAND flash performance by replacing NOR flash with NAND flash combining with various buffer systems.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.1-6
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• 2010

수직형 채널을 가지는 4-비트 SONOS 플래시 메모리를 이용하여, 고집적화된 3차원 형태의 NOR 플래시 메모리 어레이를 제안하였다. 수직형 채널을 가지기 때문에, 집적도의 제한 없이 충분히 긴 채널을 가질 수 있다. 이로 인하여, 짧은 채널의 멀티 비트 메모리에서 발생할 수 있는 비트 간의 간섭효과, 짧은 채널 효과, 및 전하 재분포 현상을 해결 할 수 있다. 또한, 제시된 어레이는 3차원 형태를 기반으로 고집적화되어, 발표된 NOR 중에서 최소의 셀 크기 값인 $1.5F^2$/bit을 가진다.

• 전자공학회논문지
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• 제51권1호
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• pp.79-89
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• 2014

최근 새롭게 보급되는 휴대기기(스마트폰, 울트라북, 태블릿 PC)로 인하여 고용량과 빠른 속도를 원하는 소비자가 증가하고 있다. 이에 따라 Flash Memory의 수요도 지속적으로 증가하고 있다. Flash Memory는 NAND형과 NOR형으로 구분되어 있다. NAND형 Flash Memory는 NOR형 Flash Memory에 비해 속도는 느리지만 가격이 저렴하다. 그렇기 때문에 NAND형 Flash Memory는 Mobile 시장에서 많이 사용되어지고 있다. 그래서 Flash Memory Test를 위한 Fault 검출은 메우 중요하다. 본 논문에서는 Fault 검출 향상을 위한 NAND형 Flash Memory의 Pattern Test를 위한 PMBIST를 제안한다.

• 한국산학기술학회논문지
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• 제9권3호
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• pp.710-716
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• 2008

본 논문은 플래시 메모리를 이용한 파일 저장 장치의 성능 분석을 다룬다. 특히 플래시 메모리의 대표적인 형태인 낸드(NAND) 플래시와 노어(NOR) 플래시에 대해 비교 분석한다. 성능 평가를 위해 마이크로소프트 PocketPC 기반의 실험 플랫폼에 두 플래시 타입을 위한 파일 저장 시스템을 각각 구성하였다. 이렇게 구성된 플랫폼을 이용하여, 버퍼 크기, 사용 용량, 커널 수준 쓰기 캐싱 등의 변수에 따른 입출력 처리량을 측정/비교하였다. 실험 결과에 따르면, 낸드 플래시 기반 저장 장치의 성능이 쓰기/읽기 처리량 관점에서 각각 4.8배, 5.7배까지 더 높은 것으로 나타났다. 본 실험 결과는 두 가지 플래시 메모리 저장 방식의 상대적인 장단점을 잘 보여주고 있으며 플래시 메모리 기반의 파일 저장장치의 설계에 유용하게 활용될 수 있다.

• 대한임베디드공학회논문지
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• 제10권3호
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• pp.151-156
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• 2015

Recently, an embedded flash memory has been widely used for the Internet of Things(IoT). Due to its nonvolatility, economical feasibility, stability, low power usage, and fast speed. With respect to power consumption, the embedded memory system must consider the most significant design factor. The objective of this research is to design high performance and low power NAND flash memory architecture including a dual buffer as a replacement for NOR flash. Simulation shows that the proposed NAND flash system can achieve better performance than a conventional NOR flash memory. Furthermore, the average memory access time of the proposed system is better that of other buffer systems with three times more space. The use of a small buffer results in a significant reduction in power consumption.

• 한국전기전자재료학회논문지
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• 제18권3호
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• pp.193-198
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• 2005

NOR type flash 32 ${\times}$ 32 way are fabricated by using the typical 0.35 ${\mu}{\textrm}{m}$ CMOS process. The structure of array is the NOR type with common source line. In this paper, optimized program and erase voltage conditions are presented to realize multi-bit per cell at the CSL-NOR array. These are considered selectivity of selected bit and disturbances of unselected bits. Retention characteristics of locally trapped-charges in the nitride layer are investigated. The lateral diffusion and vertical detrapping to the tunneling oxide of locally trapped charges as a function of retention time are investigated by using the charge pumping method. The results are directly shown by change of the trapped-charges quantities.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.250-250
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• 2010

The random telegraph signal (RTS) for the NOR flash cell scaling is investigated. An innovative method to suppress the RTS, based on the device engineering, is proposed. By optimizing the channel doping profile and using the high-k tunnel dielectric, it is confirmed from three-dimensional (3-D) simulation, that the $V_{th}$ amplitude, dueto RTS, is significantly suppressed, from approximately 0.5 to 0.07 V in the middle of the channel at 45 nm NOR Flash technology. From this result, it is expected that the proposed method to suppress the RTS amplitude is essential for further cell size scaling in Flash memory.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.26-27
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• 2006

To develop tera-bit level SONOS flash memories, SONOS unit memory and 64 bit flash arrays are fabricated. The unit cells have both channel length and width of 30nm. The NAND & NOR arrays are fabricated on SOI wafer and patterned by E-beam. The unit cells represent good write/erase characteristics and reliability characteristics. SSL-NOR array have normal write/erase operation. These researches are leading the realization of Tera-bit level non-volatile nano flash memory.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.26-31
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• 2002

To realize a high integrated Flash memory utilizing SONOS memory devices, the NOR type 1TC(one Transistor Cell) SONOS Flash arrays are fabricated and characterized. This SONOS Flash arrays with common source lines are designed and fabricated by conventional 0.35$\mu\textrm{m}$ CMOS process. The thickness of ONO for memory cell is tunnel oxide of 34${\AA}$, nitride of 73${\AA}$ and blocking oxide of 34${\AA}$. To investigate operating characteristics, CHEI(Channel Hot Electron Injection) method and Bit line erase method are selected as the write operation and the erase method, respectively. The disturbance characteristics according to the write/erase/read cycling are also examined. The degradation characteristics are investigated and then the reliability of SONOS flash memory is guaranteed.