• 전자공학회논문지
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• 제50권11호
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• pp.108-116
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• 2013

네트워크 온 칩(Network on Chip)의 라우터에서 사용되는 입력버퍼는 온 칩 네트워크 플로우 컨트롤 및 가상채널 구성을 통해 네트워크의 성능을 좌우하는 중요한 요소이다. 하지만 네트워크 크기 증가에 따른 입력버퍼의 면적 및 전력 소모 증가 문제가 심화됨에 따라 입력버퍼를 제거한 버퍼리스 디플렉션(Bufferless Deflection) 라우팅 기법이 등장하였다. 그러나 버퍼리스 디플렉션 라우터는 통신량이 많은 네트워크에서 성능이 급격히 감소하기 때문에 이를 해결하기 위해 소량의 사이드 버퍼(side buffer)와 디플렉션 라우팅 기법을 결합하는 연구들이 등장하였다. 이러한 기법들은 전송시간 등에 의한 단순 우선순위에 따라 출력 포트에 할당할 데이터를 결정하는 방식을 사용함으로 인해 출력포트에서의 패킷 충돌이 빈번해져 네트워크의 성능을 제한한다. 본 논문에서는 데이터의 위치 정보를 이용한 변형된 디플렉션 라우팅 기법을 제안하고 이에 부합하는 라우터 구조를 제시하였다. 모의실험 결과 제안한 방식은 기존의 사이드 버퍼를 사용하는 디플렉션 라우터에 비해 3%의 면적이 증가하지만 처리량이 12% 향상되었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.25-32
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• 2009

최근 네트워크-온-칩(Network-on-chip)에 대한 연구가 활발히 진행되고 있는 가운데 반도체 칩 복잡도 증가와 고성능에 대한 요구로 인해 기존 구리 기반의 상호연결(Copper-based interconnects)을 사용할 경우 성능, 전력, 대역폭 등에 대한 설계 한계에 곧 직면할 것으로 보인다. 이 문제에 대한 대안으로 전기적인 상호연결(Electrical Interconnects, EIs)과 광학적 상호연결(Optical Interconnects, OIs)을 상호 보완적으로 사용하는 방법이 제안되고 있다. 이러한 연구 방향의 일환으로, 본 논문에서 광학적 상호연결은 지연 시간을 감안하여 임계 경로에, 전기적인 상호연결은 비 임계 경로에 적용하며, 두 상호연결을 혼용하여 사용하기 위한 효율적인 하이브리드 스위치 구조와 라우팅 최적화 방법을 제안한다. 모의실험 결과 제안한 알고리즘과 구조를 적용할 경우 전기적인 상호연결만을 사용 할 경우보다 최대 25%의 속도 향상과 38%의 소비 전력 감소를 나타냈다.

• 전자공학회논문지
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• 제51권7호
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• pp.103-110
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• 2014

최근 등장한 TSV(Through Silicon Via)기반의 3D 적층 기술은 보다 강력한 발열관리 기법을 필요로 하며 냉각 비용과 폼팩터(form factor)의 제한을 고려했을 때 소프트웨어적인 열관리 기법의 중요성이 더욱 강조되고 있다. 이러한 접근 방식의 유력한 후보 중 하나로 제시되었던 스로틀링을 통한 열관리 기법의 경우, 증가하는 버스 점유율로 인해 전체적인 성능저하를 야기하는 문제점이 있다. 본 논문에서는 향후 TSV 기반 3D SoC의 커뮤니케이션 병목 현상을 해결하기 위한 3D 네트워크-온-칩 (Network-on-Chip, NoC) 구조에서 어댑티브 스로틀링 기법을 제안하여, 열관리와 더불어 온-칩 네트워크상의 트래픽 감소를 통해 전체적인 성능향상을 목표로 한다. 본 논문에서는 실험을 통하여 기존의 방식에 비하여 스로틀링으로 인해 저하된 처리량이 최소경로 라우팅 시 최대 72% 향상됨을 알 수 있었다.

• 대한임베디드공학회논문지
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• 제5권1호
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• pp.1-6
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• 2010

본 논문에서는 네트워크 온 칩(NoC: network on chip) 구조에서의 내부 데이터 통신의 성능을 최적화 할 수 있는 새로운 온 칩 네트워크 인터페이스 구조를 제안하였다. 제안하는 NoC 구조는 기본적으로 하드웨어 면적을 줄이기 위하여 XY 라우팅 알고리듬을 기반으로 구현되었으며, 전달되는 패킷의 크기 또는 플릿의 개수를 최소화하기 위하여 Golomb-Rice 인코딩/디코딩 알고리듬에 기반을 둔 하드웨어 압축기/해제기를 이용하여 통신되는 데이터의 양을 크게 줄임으로써 네트워크 지연시간을 최소화 할 수 있는 새로운 구조를 제안하였다. 즉 전송될 데이터는 전송자(sender)의 네트워크 인터페이스에서 내장된 하드웨어 인코더를 통해 압축된 형태로 패킷의 개수를 최소화하여 온 칩 네트워크상의 데이터를 업로드하게 된다. 이러한 압축된 데이터가 리시버(receiver)에 도착하면, 하드웨어 디코더를 통해서 원래의 데이터로 복원된다. 사이클 수준의 시뮬레이터를 통하여 제안된 라우터 구조가 온 칩 시스템의 네트워크 지연시간을 크게 줄일 수 있음을 증명하였다.

• ETRI Journal
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• 제35권5호
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• pp.767-774
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• 2013

In this paper, a novel parallel Viterbi decoding scheme is proposed to decrease the decoding latency and power consumption for the software-defined radio (SDR) system. It implements a divide-and-conquer approach by first dividing a block into a series of subblocks, then performing independent Viterbi decoding for each subsequence, and finally merging the surviving subpaths into the final path. Moreover, a network-on-chip-based SDR platform is used to evaluate the performance of the proposed parallel Viterbi decoding scheme. The experiment results show that our scheme can speed up the Viterbi decoding process without increasing the BER, and it performs better than the current state-of-the-art methods.

• ETRI Journal
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• 제38권6호
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• pp.1240-1249
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• 2016

With the number of IP cores in a multicore system-on-chip increasing to up to tens or hundreds, the role of on-chip interconnection networks is vital. We propose a networks-on-chip-style bus network as a compromise and redefine the exploration problem to find the best IP tiling patterns and communication path combinations. Before solving the problem, we estimate the time complexity and validate the infeasibility of the solution. To reduce the time complexity, we propose two fast exploration algorithms and develop a program to implement these algorithms. The program is executed for several experiments, and the exploration time is reduced to approximately 1/22 and 7/1,200 at the first and second steps of the exploration process, respectively. However, as a trade-off for the time saving, the time cost (TC) of the searched architecture is increased to up to 4.7% and 11.2%, respectively, at each step compared with that of the architecture obtained through full-case exploration. The reduction ratio can be decreased to 1/4,000 by simultaneously applying both the algorithms even though the resulting TC is increased to up to 13.1% when compared with that obtained through full-case exploration.

• Journal of applied mathematics & informatics
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• 제28권1_2호
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• pp.539-551
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• 2010

Low scalability and power efficiency of the shared bus in SoCs is a motivation to use on chip networks instead of traditional buses. In this paper we have modified the Orion power model to reach an analytical model to estimate the average message energy in K-Ary n-Cubes with focus on the number of virtual channels. Afterward by using the power model and also the performance model proposed in [11] the effect of number of virtual channels on Energy-Delay product have been analyzed. In addition a cycle accurate power and performance simulator have been implemented in VHDL to verify the results.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.760-767
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• 2014

This paper describes a high-radix crossbar switch design with low latency and power dissipation for Network-on-Chip (NoC) applications. The reduction in latency and power is achieved by employing a folded-clos topology, implementing the switch organized as three stages of low-radix switches connected in cascade. In addition, to facilitate the uniform placement of wires among the sub-switch stages, this paper proposes a Mux-Matrix-Mux structure, which implements the first and third switch stages as multiplexer-based crossbars and the second stage as a matrix-type crossbar. The proposed 256-radix, 8-bit crossbar switch designed in a 65nm CMOS has the simulated power dissipation of 1.92-W and worst-case propagation delay of 0.991-ns while operating at 1.2-V supply and 500-MHz frequency. Compared with the state-of-the-art designs in literature, the proposed crossbar switch achieves the best energy-delay-area efficiency of $0.73-fJ/cycle{\cdot}ns{\cdot}{\lambda}^2$.

• 반도체디스플레이기술학회지
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• 제18권3호
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• pp.42-46
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• 2019

In this paper, we introduce the novel idea to improve parallel test efficiency of semiconductor test. The idea includes the test interface card consisting of NoC structure able to transmitting test data regardless of ATE speed. We called the scheme "Multi-Clock" mode. In the proposed mode, because NoC can spread over the test data in various rates, many semiconductors are tested in the same time. We confirm the proposed idea will be promising through a FPGA board test and it is important to find a saturation point of the Multi-Clock mode due to the number of test chips and ATE channels.

• 전자공학회논문지
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• 제50권10호
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• pp.82-90
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• 2013

실리콘 포토닉스 기반의 광학 네트워크-온-칩(Optical NoC, ONoC)은 차세대 엑사스케일 컴퓨팅(Exascale computing)을 위한 유망 아키텍처 기술 중 하나이다. 최근 들어 활발해지고 있는 ONoC의 연구들은 파장 분할 다중화(Wavelength Division Multiplexing, WDM)를 이용하여 대역폭을 더욱 향상시키고 광신호의 경로 충돌을 방지하는데 초점을 두고 있다. 하지만 기존 ONoC 연구에서는 중앙 집중형 라우터 구조 위주로 Processing Element(PE)의 수가 증가함에 따라 WDM을 위해 사용되는 파장 수가 선형적으로 증가한다. 이러한 파장 수의 증가는 다중 파장을 위한 광원 및 광학 스위치 등 광학 장치를 구성하기 위한 비용을 증가시키고 광신호의 상호 간섭에 의한 감쇄 효과 등으로 ONoC의 확장성을 제한한다. 본 논문에서는 WDM 기반 2D-mesh 구조의 ONoC를 위한 분산형 광학 라우팅 아키텍처를 제안하고 커뮤니케이션의 연결정도에 따라 필요한 파장 수를 최소화하는 방법을 제시하였다. 기존 중앙 집중형 라우팅 아키텍처와 비교하여 $8{\times}8$ 네트워크에서 평균 56% 파장 수와, 21%의 광학 스위치 수를 감소시켰다.