• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.288-290
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• 2014

본 논문에서는 MIPI(Mobile Industry Processor Interface) DSI(Display Serial Interface) 규격을 지원하는 마스터 브릿지 IC의 Escape 모드와 BTA(Bus Turn Around) 모드를 구현하였다. MIPI DSI 마스터 브릿지 IC는 RGB 데이터 및 각종 제어 명령어를 디스플레이 모듈(슬레이브)로 전송하여 디스플레이 모듈을 시험하는 용도로 사용된다. 슬레이브로 저속 명령어 전송을 위한 저전력 패킷전송(LPDT), 초저전력상태(ULPS) 전송, 트리거 메시지 전송을 위한 Escape 모드를 구현하였다. 또한 BTA 모드를 통해 슬레이브로부터 데이터를 수신하여 디스플레이 모듈의 정보를 얻는 버스 방향전환 동작을 구현하였다. 설계된 Escape 및 BTA 기능이 MIPI DSI 규격에서 정의되는 다양한 조건들에 대해 올바로 동작함을 기능검증을 통해 확인하였다.

• 한국콘텐츠학회논문지
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• 제10권12호
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• pp.10-17
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• 2010

본 논문에서는 모바일 기기 신호 인터페이스용 MIPI(Mobile industry processor interface)의 D-PHY의 디지털 블록의 저전력 설계를 제안한다. MIPI는 고속 데이터 전송을 위한 HS(high-speed)모드와 주로 제어에 사용되는 LP(low-power)모드의 두 가지 동작 모드를 갖는다. 저전력 소모를 위해 디지털 블록 내부 구성요소를 각 동작에 따라 선택적으로 스위칭 할 수 있는 클럭 게이팅(Clock gating) 기법을 적용했다. 저전력 동작의 설계에 대한 동작을 시뮬레이션을 통해 검증하고 기존의 일반적인 MIPI D-PHY 디지털 블록과 전력소모를 비교했다. HS 모드 데이터 전송동작에 대해서는 저전력 설계를 통하여 전력소모가 송신단(TX: transmitter)과 수신단(RX: receiver) 각각 74%와 31% 감소하여 전체적으로 전력소모가 50%로 줄었고, LP 모드 동작에 대해서도 전력소모가 TX와 RX 각각 79%와 40% 감소하여 전체적으로 51.5% 줄어들었다. 제안된 저전력 MIPI D-PHY 디지털 칩은 $0.13{\mu}m$ CMOS 공정에서 1.2V의 전원을 갖도록 설계 및 제작되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.291-292
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• 2014

본 논문에서는 MIPI (Mobile Industry Processor Interface) DSI (Display Serial Interface) 규격을 지원하는 마스터 브릿지 IC의 고속 데이터 전송모드를 구현하였다. MIPI DSI 마스터 브릿지 IC는 RGB 데이터 및 각종 제어 명령어를 디스플레이 모듈 (슬레이브)로 전송하여 디스플레이 모듈을 시험하는 용도로 사용된다. 설계된 마스터 브릿지 IC는 2 라인의 영상 데이터를 저장하는 버퍼, 패킷생성 부분, 패킷을 데이터 레인 (1~4개)에 분배하여 슬레이브로 전송하는 D-PHY 계층 등으로 구성된다. 4가지 bpp (bit per pixel) 형식과 Burst 및 Non-Burst (Sync Events, Sync Pulses 방식)의 세 가지 전송모드를 지원하도록 설계되었다. 설계된 비디오 전송모드가 MIPI DSI 규격에서 정의되는 다양한 동작 파라미터들에 대해 올바로 동작함을 기능검증을 통해 확인하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1257-1264
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• 2019

본 논문에서는 모바일 산업 프로세서 인터페이스(MIPI:mobile industry processor interface)의 C-PHY 사양 버전 1.1을 지원하는 3-GSymbol/s/lane 송수신기가 제안된다. 제안한 송수신기는 3 개 채널에서 3 개 레벨 신호의 사용으로 인해 저하된 신호 보존성을 개선하기 위해 채널 부정합 보정을 수행한다. 제안된 채널 부정합 보정은 수신기에서 채널 부정합을 검출하고, 검출 결과에 따라 송신기에서 전송 데이터의 지연 시간을 조정함으로써 수행된다. 수신기에서 채널 불일치 검출은 송신기로부터 전송된 정해진 데이터 패턴에 대하여 수신된 신호의 위상을 비교함으로써 수행된다. 제안된 MIPI C-PHY 송수신기는 1.2 V 공급 전압의 65 nm CMOS 공정을 사용하여 설계되었다. 각 송수신기 레인의 면적과 전력소모는 각각 0.136 ㎟와 17.4 mW/GSymbol/s이다. 제안된 채널 부정합 보정은 채널 부정합으로 인한 88.6 ps의 시간 지터를 34.9 ps로 줄인다.

• 정보처리학회논문지A
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• 제14A권7호
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• pp.391-398
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• 2007

본 논문에서는 차세대 모바일 단말 카메라 표준 인터페이스인 MIPI CSI-2 및 D-PHY를 설계하였다. 제안된 CSI-2는 레인별로 존재하는 버퍼를 하나로 통합하여 송수신단이 지원하는 레인의 개수가 다른 경우에도 유연하게 관리 될 수 있는 멀티레인관리계층을 가진다. 설계된 CSI-2 및 D-PHY는 테스트 벤치를 통해 RTL 검증되었다. 또한 FPGA로 합성된 후 테스트 베드를 통해 기능 검증이 이루어 졌으며, 실제 단말기에 적용하여 동작 여부를 확인 하였다. 설계된 CSI-2 및 D-PHY 모듈은 브리지 형태로 제공되어 기존의 카메라 센서와 호스트 프로세서와 오프 칩 형태로 사용할 수 있을 뿐 아니라, 차세대 모바일 카메라 컨트롤러와 온 칩 화 가능한 IP 형태로도 사용 가능하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.506-517
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• 2015

This paper presents a 1.248 Gb/s - 2.918 Gb/s low-power receiver MIPI-DigRF M-PHY with a fully digital frequency detection loop. MIPI-DigRF M-PHY should be operated in a very short training time which is $0.01{\mu}s$ the for HS-G2B mode. Because of this short SYNC pattern, clock and data recovery (CDR) should have extremely fast locking time. Thus, the quarter rate CDR with a fully digital frequency detection loop is proposed to implement a fast phase tracking loop. Also, a low power CDR architecture, deserializer and voltage controlled oscillator (VCO) are proposed to meet the low power requirement of MIPI-DigRF M-PHY. This chip is fabricated using a $0.11{\mu}m$ CMOS process, and the die area is $600{\mu}m{\times}250{\mu}m$. The power consumption of the receiver is 16 mW from the supply voltage of 1.1 V. The measured lock time of the CDR is less than 20 ns. The measured rms and peak jitter are $35.24ps_{p-p}$ and $4.25ps_{rms}$ respectively for HS-G2 mode.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.67-72
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• 2015

For the development of UFS device test system, M-PHY specifications should be matched with MIPI-standard which is analog signal protocol. In this paper, the implementation methodology and hardware structure for the M-PHY AFE (Analog Front End) Block was suggested that it can be implemented using universal components without ASIC process. The testing procedure has a jitter problem so to solve the problems we using ASIC process, normally but the ASIC process needs a lot of developing cost making the UFS device test system. In is paper, the suggestion was verified by the output signal which was compared to the MIPI-standard on the Prototype-board using universal components. The board was reduced the jitter on the condition of HS-TX and 5.824 Gbps Mode in SerDes (Serialize-deserializer). Finally, the suggestion and developed AFE block have a useful better than ASIC process on developing costs of the industrial UFS device test system.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.62-70
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• 2007

본 논문에서는 차세대 모바일 단말기의 카메라를 위한 MIPI CSI-2 / D-PHY 프로세서를 설계하였다. 설계된 프로세서는 멀티레인을 효과적으로 지원하기 위해 제안된 레인관리계층을 가지고 있다. 이 레인관리계층의 구조는 레인별로 존재하는 메모리를 하나로 통합하여, 송수신단이 지원하는 레인의 개수가 다른 경우에도 유연하게 관리되는 구조이다. 또한 패킷의 보전성을 확보하기 위해 CRC 코드를 사용하는데, 이를 실시간 생성을 위해 바이트 단위로 병렬 처리하는 CRC 생성기를 사용하였다. 마지막으로 데이터 레인으로부터 수신된 패킷들의 동기화 처리를 위한 동기 코드 검출기와 바이트 클럭 생성기도 설계하였다. 또한 설계된 프로세서는 테스트 벤치를 통해 RTL 검증되었고 동작함을 확인 할 수 있었다.

• BMB Reports
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• 제41권9호
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• pp.678-683
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• 2008

The initial step during assembly of the hepatitis A virus particle is driven by domain 2A of P1-2A, which is the precursor of the structural proteins. The proteolytic removal of 2A from particulate VP1-2A by an as yet unknown host enzyme presumably terminates viral morphogenesis. Using a genetic approach, we show that a basic amino acid residue at the C-terminus of VP1 is required for efficient particle assembly and that host proteases trypsin and cathepsin L remove 2A from hepatitis A virus particles in vitro. Analyses of insertion mutants in the C-terminus of 2A reveal that this part of 2A is important for liberation of P1-2A from the polyprotein. The data provide the first evidence that the VP1/2A junction is involved in both viral particle assembly and maturation and, therefore, seems to coordinate the first and last steps in viral morphogenesis.