• 한국전기전자재료학회논문지
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• 제20권1호
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• pp.1-7
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• 2007

In this paper, two kinds of initial oxidation methods i.e., SLTO(Slow Low Temperature Oxidation: $700^{\circ}C$) and RTO(Rapid Thermal Oxidation: $850^{\circ}C$) are applied prior to the plasma nitridation for ultra thin oxide of RPNO (Remote Plasma Nitrided Oxide). It is observed that SLTO has superior characteristics to RTO such as lower SS(Sub-threshold Slope) and improved Ion-Ioff characteristics. Low frequency noise characteristics of SLTO also showed better than RTO both in linear and saturation regime. It is shown that flicker noise is dominated by carrier number fluctuation in the channel region. Therefore, SLTO is promising for nano-scale CMOS technology with ultra thin gate oxide.

• 대한환경공학회지
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• 제22권5호
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• pp.837-847
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• 2000

고농도의 유기물과 질소성분을 포함하는 맥주공장과 석유화학 산업폐수를 처리하기 위하여 실험실 규모의 혐기/호기 순산소-생물막 공정 (POB)이 이용되었다. 그리고 A/O POB process와 장기폭기법의 경제성분석도 수행되었다. TOC 농도기준으로 70에서 150 mg TOC/L 범위의 맥주공장폐수가 유입되었을 때 TOC 제거율은 각각 92% 이상으로 좋은 효율을 보였다. 석유화학폐수의 경우 초기 TOC제거율은 52%로 매우 낮았지만 32일 이후에는 86%의 TOC 제거율을 나타내었으며, TKN의 제거율은 유입부하가 증가함에도 불구하고 27일 이후에 71%의 제거율로 유지되었다. 순산소 생물막공법은 초기 건설비인 순산소 발생장치 (PSA)와 메디아 설치비가 소요되기 때문에 장기폭기법에 비하여 약 2.9배 정도 높았다. 이에 반해서 순산소 생물막공법은 극히 적은 잉여슬러지 발생량과 슬러지의 재순환의 불필요, 낮은 에너지 소요량 등의 많은 장점들로 인하여 운전비와 유지비가 약 2.5배 정도 장기폭기법 보다 적었다. 그러므로 장기적인 측면에서 보면 순산소 생물막공법이 높은 처리효율을 가지면서도 장기폭기법보다 경제적인 것으로 생각된다.

• Nuclear Engineering and Technology
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• 제55권6호
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• pp.1999-2010
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• 2023

Undesirable flapping motion of discs can cause the failure of swing check valves in nuclear passive safety systems. Time-resolved particle image velocimetry (PIV) was employed to investigate the flow characteristics around a free-to-rotate plate and the motion response, with the Reynolds numbers, based on the hydraulic diameter of the channel, from 1.32 × 10⁴ to 3.95 × 10⁴. Appreciable flapping motion (±3.52°) appeared at the Reynolds number of 2.6 × 10⁴ with the frequency of 5.08 Hz. In the low-Reynolds-number case, the plate showed negligible flapping. In the high-Reynolds-number case, the deflection angle increased with reduced flapping amplitude. The torque from the fluid determined the flapping amplitude. In the low-Reynolds-number case, Karman vortices were absent. With increasing Reynolds numbers, Karman vortices developed behind the plate with larger deflection angles. Strong interaction between the wake flow from the leading and trailing edge of the plate was observed. Based on power spectrum density (PSD) analysis, the vortex shedding frequency coincided with the flapping frequency, and the amplitude was positively correlated to the strength of the vortices. Proper orthogonal decomposition (POD) modes evince that, in the case of appreciable motion, coherent structures exhibited a larger spatial scale, enhancing the magnitude of the external torque on the plate.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.276-281
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• 2005

This paper presents a low voltage operating IF QPSK receiver block which is consisted of programmable gain amplifier (PGA) and analog to digital converter. This PGA has 6 bit control and 250MHz bandwidth, $0{\sim}20\;dB$ gain range. Using the proposed PGA architecture (low distortion gain control switch block), we can process the continuous fully differential $0.2{\sim}2.5Vpp$ input/output range and 44MHz carrier with 2 MHz bandwidth signal at 1.8V supply voltage. Using the sub-sampling technique (input freq. is $44{\sim}46MHz$, sampling freq. is 25MHz), we can process the IF QPSK signal ($44{\sim}46MHz$) which is the output of the 6 bit PGA. We can get the SNDR 35dB, which is the result of PGA and ADC at full gain mode. We fabricated the PGA and ADC and the digital signal processing block of the IF QPSK with the 0.18um CMOS MIM process 1.8V Supply.

• ETRI Journal
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• 제27권4호
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• pp.439-445
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• 2005

We introduce a strained-SiGe technology adopting different thicknesses of Si cap layers towards low power and high performance CMOS applications. By simply adopting 3 and 7 nm thick Si-cap layers in n-channel and p-channel MOSFETs, respectively, the transconductances and driving currents of both devices were enhanced by 7 to 37% and 6 to 72%. These improvements seemed responsible for the formation of a lightly doped retrograde high-electron-mobility Si surface channel in nMOSFETs and a compressively strained high-hole-mobility $Si_{0.8}Ge_{0.2}$ buried channel in pMOSFETs. In addition, the nMOSFET exhibited greatly reduced subthreshold swing values (that is, reduced standby power consumption), and the pMOSFET revealed greatly suppressed 1/f noise and gate-leakage levels. Unlike the conventional strained-Si CMOS employing a relatively thick (typically > 2 ${\mu}m$) $Si_xGe_{1-x}$ relaxed buffer layer, the strained-SiGe CMOS with a very thin (20 nm) $Si_{0.8}Ge_{0.2}$ layer in this study showed a negligible self-heating problem. Consequently, the proposed strained-SiGe CMOS design structure should be a good candidate for low power and high performance digital/analog applications.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권2호
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• pp.94-99
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• 2004

silicided 50-nm-gate-length n-type Schottky barrier metal-oxide-semiconductor field-effect-transistors (SB-MOSFETs) with 5 nm gate oxide thickness are manufactured. The saturation current is $120{\mu}A/{\mu}m$ and on/off-current ratio is higher than $10^5$ with low leakage current less than $10{\mu}A/{\mu}m$. Novel phenomena of this device are discussed. The increase of tunneling current with the increase of drain voltage is explained using drain induced Schottky barrier thickness thinning effect. The abnormal increase of drain current with the decrease of gate voltage is explained by hole carrier injection from drain into channel. The mechanism of threshold voltage increase in SB-MOSFETs is discussed. Based on the extracted model parameters, the performance of 10-nm-gate-length SB-MOSFETs is predicted. The results show that the subthreshold swing value can be lower than 60 mV/decade.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.21-32
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• 2006

본 논문에서는 누설전력 소비뿐만 아니라 스위칭 전력 소비를 동시에 줄일 수 있는 새로운 저전력 SRAM 회로를 제안한다. 제안된 저전력 SRAM은 대기모드와 쓰기동작에서는 셀의 소스라인 전압을 $V_{SSH}$로 증가시키고 읽기동작에서만 소스라인 전압을 다시 $V_{SS}$가 되도록 동적으로 조절한다. SRAM 셀의 소스라인 전압을 동적으로 조절하면 reverse body-bias 효과, DIBL 효과, 음의 $V_{GS}$ 효과를 이용하여 셀 어레이의 누설전류를 1/100 까지 감소시킬 수 있다. 또한 누설전류를 억제하기 위해 사용된 소스라인 드라이버를 이용하여 SRAM의 쓰기동작에서 비트라인 전압의 스윙 폭을 $V_{DD}-to-V_{SSH}$로 감소시킴으로써 SRAM의 write power를 대폭 감소시킬 수 있고 쓰기동작 중에 있는 셀들의 누설 전류 소비도 동시에 줄일 수 있다. 이를 위해 새로운 write driver를 사용하여 low-swing 쓰기동작 시 성능 감소를 최소화하였다. 누설전력 소비 감소 기법과 스위칭 전력 소비 감소 기법을 동시에 사용함으로써 제안된 SRAM은 특히 미래의 큰 누설전류가 예상되는 70-nm 이하 급 초미세 공정에서 유용할 것으로 예측된다. 70-nm 공정 파라미터를 이용해서 시뮬레이션한 결과 누설전력 소비의 93%와 스위칭 전력 소비의 43%를 줄일 수 있을 것으로 보인다. 본 논문에서 제안된 저전력 SRAM의 유용성과 신뢰성을 검증하기 위해서 $0.35-{\mu}m$ CMOS 공정에서 32x128 bit SRAM이 제작 및 측정되었다. 측정 결과 기존의 SRAM에 비해 스위칭 전력이 30% 적게 소비됨을 확인하였고 사용된 메탈 차폐 레이어로 인해서 $V_{DD}-to-V_{SSH}$ 전압이 약 1.1V 일 때까지 오류 없이 동작함을 관측하였다. 본 논문의 SRAM 스위칭 전력감소는 I/O의 bit width가 증가하면 더욱 더 중요해질 것으로 예상할 수 있다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.144-151
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• 2022

본 논문에서는 배터리 응용을 위해 저면적 DC-DC 변환기를 갖는 1.5V 256kb eFlash 메모리 IP를 설계하였다. 저면적 DC-DC 변환기 설계를 위해서 본 논문에서는 단위 전하펌프 회로에서 펌핑 노드의 전압을 VIN 전압으로 프리차징해주는 회로인 크로스-커플드 (cross-coupled) 5V NMOS 트랜지스터 대신 5V NMOS 프리차징 트랜지스터를 사용하였고, 펌핑 노드의 부스팅된 전압을 VOUT 노드로 전달해주는 트랜지스터로 5V 크로스-커플드 PMOS 트랜지스터를 사용하였다. 한편 5V NMOS 프리차징 트랜지스터의 게이트 노드는 부스트-클록 발생기 회로를 이용하여 VIN 전압과 VIN+VDD 전압으로 스윙하도록 하였다. 그리고 펌핑 커패시터의 한쪽 노드인 클록 신호를 작은 링 발진 (ring oscillation) 주기 동안 full VDD로 스윙하기 위해 각 단위 전하펌프 회로마다 로컬 인버터 (local inverter)를 추가하였다. 그리고 지우기 모드 (erase mode)와 프로그램 모드 (program mode)에서 빠져나와 대기 (stand-by) 상태가 될 때 부스팅된 전압을 VDD 전압으로 프리차징해주는 회로를 사용하는 대신 HV (High-Voltage) NMOS 트랜지스터를 사용하여 VDD 전압으로 프리차징 하였다. 이와같이 제안된 회로를 DC-DC 변환기 회로에 적용하므로 256kb eFLASH IP의 레이아웃 면적은 기존 DC-DC 변환기 회로를 사용한 경우보다 6.5% 정도 줄였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.61-67
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• 2006

We fabricate local damascene FinFET cell array in sub-60nm feature sized DRAM. The local damascene structure can remove passing-gate-effects in FinFET cell array. p+ boron in-situ doped polysilicon is chosen for the gate material, and we obtain a uniform distribution of threshold voltages at around 0.7V. Sub-threshold swing of 75mV/d and extrapolated off-state leakage current of 0.03fA are obtained, which are much suppressed values against those of recessed channel array transistors. We also obtain a few times higher on-state current. Based on the improved on- and off-state current characteristics, we expect that the FinFET cell array could be a new mainstream structure in sub-60nm DRAM devices, satisfying high density, low power, and high-speed device requirements.

• Nuclear Engineering and Technology
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• 제51권2호
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• pp.369-376
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• 2019

A complete solution for a soluble-boron-free (SBF) small modular reactor (SMR) is pursued with a new burnable absorber concept, namely centrally-shielded burnable absorber (CSBA). Neutronic flexibility of the CSBA design has been discussed with fuel assembly (FA) analyses. Major design parameters and goals of the SBF SMR are discussed in view of the reactor core design and three CSBA designs are introduced to achieve both a very low burnup reactivity swing (BRS) and minimal residual reactivity of the CSBA. It is demonstrated that the core achieves a long cycle length (~37 months) and high burnup (~30 GWd/tU), while the BRS is only about 1100 pcm and the radial power distribution is rather flat. This research also introduces a supplementary reactivity control mechanism using stainless steel as mechanical shim (MS) rod to obtain the criticality during normal operation. A further analysis is performed to investigate the local power peaking of the CSBA-loaded FA at MS-rodded condition. Moreover, a simple $B_4C$-based control rod arrangement is proposed to assure a sufficient shutdown margin even at the cold-zero-power condition. All calculations in this neutronic-thermal hydraulic coupled investigation of the 3D SBF SMR core are completed by a two-step Monte Carlo-diffusion hybrid methodology.