• 전자공학회논문지A
• /
• 제30A권7호
• /
• pp.32-37
• /
• 1993

A novel insulated gate bipolar transister (IGBT), called insulated trench cathode IGBT (ISTC-IGBT), is proposed. ISTC-IGBT has a trenched well with the shallow P$^{+}$ juction in the conventional IGBT structure. The proposed structure has the capability of effectively suppressing the parasitic thyristor latchup. The holding current of ISTC-IGBT is about 2.2 times greater than that of the conventional IGBT. Detailed analysis of the latchup characteristics of ISTC-IGBT is performed by using the two-dimensional device simulator, PISCES-II B.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.1-6
• /
• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 한국전자통신학회논문지
• /
• 제9권12호
• /
• pp.1345-1352
• /
• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 한국정보처리학회논문지
• /
• 제1권2호
• /
• pp.272-278
• /
• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 전기전자학회논문지
• /
• 제5권1호
• /
• pp.52-58
• /
• 2001

본 논문에서는 입력이 TTL 전압 레벨일 때 저전력으로 동작하도록 설계된 TTL-to-CMOS 입력버퍼의 회로를 제안한다. 회로 구성은 내부 활성 클럭펄스로 제어되는 반전형 입력버퍼와 래치로 구성하고, 직류 단락전류를 제거하기 위해 클럭펄스가 로우상태일 때는 입력버퍼가 동작되지 않도록 하고 하이일 때만 정상적으로 동작되도록 하였다. 시뮬레이션을 수행한 결과 제안된 회로의 전력-지연 곱이 하나의 입력당 33.7% 줄어듬을 확인하였다.

• 전자공학회논문지T
• /
• 제35T권2호
• /
• pp.6-12
• /
• 1998

박막의 SOI(Silicon-On-Insulator) 소자는 짧은 채널 효과(short channel effect), subthreshold slope의 개선, 이동도 향상, latch-up 제거 등 많은 이점을 제공한다. 반면에 이 소자는 current kink effect와 같이 정상적인 소자 동작에 있어 주요한 저해 요소인 floating body effect를 나타낸다. 본 논문에서는 이러한 문제를 해결하기 위해 T-형 게이트 구조를 갖는 SOI NMOSFET를 제안하였다. T-형 게이트 구조는 일부분의 게이트 산화막 두께를 다른 부분보다 30nm 만큼 크게 하여 TSUPREM-4로 시뮬레이션 하였으며, 이것을 2D MEDICI mesh를 구성하여 I-V 특성 시뮬레이션을 시행하였다. 부분적으로 게이트 산화층의 두께가 다르기 때문에 게이트 전계도 부분적으로 차이가 발생되어 충격 이온화 전류의 크기도 줄어든다. 충격 이온화 전류가 감소한다는 것은 current kink effect가 감소하는 것을 의미하며, 이것을 MEDICI 시뮬레이션을 통해 얻어진 충격 이온화 전류 곡선, I-V 특성 곡선과 정공 전류의 분포 형태를 이용하여 제안된 구조에서 current kink effect가 감소됨을 보였다.

• 전자공학회논문지D
• /
• 제36D2호
• /
• pp.48-54
• /
• 1999

차세대 CMOS용 구조에서 래치업 특성을 최소화하는 고에너지 이온주입을 이용한 retrograde well과 게더링(매몰층)의 최적 공정 설계 변수 값들을 구했다. 본 논문에서는 두 가지의 모의 모델 구조를 제안하고, Silvaco사의 Athena와 Atlas 툴에 의한 모의실험 결과를 비교 분석하였다. 첫 번째 모델은 게더링층과 retrograde well,을 조합한 구조이며 트리거전류가 600 ${\mu}A/{\mu}m$ 이상의 결과를 얻었고, 두 번째 모델은 twin retrograde well을 이용하여 유지전류가 2500${\mu}A/{\mu}m$ 이상의 결과를 얻었다. 모의실험결과 두 모델 모두 도즈량이 많을수록 패치업 면역 특성이 좋아짐을 보았다. 모의실험 조건에서 두 모델 모두 n'-p' 간격은 2${\mu}m$로 고정하였다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.20-26
• /
• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 전기전자학회논문지
• /
• 제24권4호
• /
• pp.1156-1161
• /
• 2020

본 논문에서는 기존 단방향 SCR의 구조적인 변경을 통해 향상된 전기적 특성을 갖는 새로운 ESD 보호회로를 제안한다. 제안된 ESD 보호회로는 삽입 된 N+ Floating 및 P+ Floating 영역으로 인해 높은 Holding Voltage 특성을 가져 Latch-up 면역특성이 향상되었다. 또한 구조적인 변경으로 모든 4가지 유형(PD, PS, ND, NS)의 Zapping Mode에서 ESD 방전이 가능하므로 단방향 SCR보다 우수한 면적효율을 가진다. 그리고 기생 바이폴라 트랜지스터의 베이스 길이에 해당하는 P+ floating, N+ floating 길이와 P+ floating과 N+ floating 사이의 거리를 설계변수로 지정하였으며, 높은 Holding Voltage를 갖는 것을 Synopsys 사의 TCAD Simulator를 통해 검증하였다.

• 한국컴퓨터정보학회논문지
• /
• 제20권2호
• /
• pp.1-10
• /
• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.