• 한국광학회지
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• 제17권2호
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• pp.181-185
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• 2006

리튬나이오베이트 기판의 분극 반전 기술을 이용하여 300Hz 대역 광변조기를 제작하였고 60 GHz 광캐리어 발생기로 응용하였다. 주기적인 분극반전은 도파광과 RF사이의 QVM(Quasi-Velocity-Matching)을 유발하여 대역변조를 가능하게 하였다. 제작된 광변조기는 30.3 GHz에서 최대 변조효율을 보였으며, 3 dB 변조 대역폭은 약 5.1 GHz로 측정되었다. DSB-SC(Double Sideband Suppressed Carrier) 측정 실험을 통해 입사된 광 주파수로부터 30 GHz 간격으로 USB(Upper Sideband)와 LSB(Lower Sideband)를 발생시켰으며 입사광의 스펙트럼은 발생된 USB 혹은 LSB에 비해 28 dB정도 억제됨으로써, 30GHz 대역 광변조기가 60 GHz 광캐리어 발생기로 응용될 수 있음을 보였다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.177-183
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• 2020

스테가노그래피는 안전하지 않은 네트워크를 통해 비밀 메시지를 전송하는데 사용하는 매개체로 디지털 이미지를 사용한다. 또한 디지털 이미지에 비밀 메시지를 포함시키는 방법 중에서 많이 사용하는 최하위 비트(LSB)가 있다. 스테가 노그래피의 목표는 통신 채널을 통해 스테고 매체를 이용하여 비밀 메시지를 안전하고, 무결하게 전송하는 것이다. 제3자에게 노출의 위험성을 감소시키기 위해 저항성을 향상시키는 방법이 필요하다. 비밀 메시지를 안전하게 숨기기 위해 교차, 암호화, 혼돈, 은닉 단계를 거치는 새로운 알고리즘을 제안한다. 한글 음절을 초성, 중성, 종성으로 분리한 후 비트화된 메시지 정보를 암호화 한다. 로지스틱 맵을 적용한 후에 혼돈 시퀀스의 위치를 가지고 비트화된 정보를 재구성한다. 비밀 메시지는 임의 선택된 RGB 채널에 삽입한다. 적용된 결과의 효율성을 확인하기 위해 PSNR과 SSIM을 이용하였다. 각각 44.392(dB), 0.9884로 확인하였다.

• 정보처리학회논문지C
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• 제9C권1호
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• pp.1-8
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• 2002

디지털 이미지 워터마킹(digital image watermarking)은 이미지 소유자의 정보를 디지털 이미지 속에 삽입시켜 이미지 소유자의 저작권을 보호하는 것을 목적으로 하는 기법이다. 저작권 보호를 위한 디지털 이미지 워터마킹 기법은 기존의 스테가노그라피(steganography)보다 워터마킹 공격에 대한 견고성과 육안적 비구별성을 동시에 추구해야 하고, 워터마킹 알고리즘의 은닉성 대신 키의 은닉성이 보장되어야 하며, 암호학과 마찬가지로 키의 사용으로 허가받지 않은 사용자의 워터마크 검출을 방지할 수 있어야 한다. 본 논문에서는 암호학 함수인 ElGamal함수를 사용하는 워터마킹 기법을 제안한다. 일방향 해쉬 함수를 구현하기 위해 ElGamal일방향 함수와 모듈라 연산을 사용한다. 제안하는 워터마킹 기법은 LSB(least significant bit)공격과 감마 보정 공격에 대해 견고하며 육안적 비구별성(perceptual invisibility)이 높다. 제안하는 워터마킹 기법의 실제 구현 및 실험을 통한 실험 결과를 분석하여 견고성과 육안적 비구별성의 특징을 확인한다 향후 과제로, 키생성을 위한 의사난수성과 비대칭키의 생성을 동시에 달성시키는 알고리즘 연구가 요구된다.

• 한국정보전자통신기술학회논문지
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• 제16권2호
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• pp.97-103
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• 2023

대부분의 정보는 네트워크를 통해 전송하기 때문에 제3자에 의한 도청, 가로채기 등이 발생할 수 있다. 네트워크에서 효과적이고, 안전한 비밀 통신을 위한 적절한 조치가 요구된다. 스테가노그래피는 비밀정보를 다른 매체에 숨기는 것을 제3자가 감지할 수 없도록 조치하는 기술이다. 구조적 취약점으로 인해 암호화와 스테가노그래피 기법에 의해 보호된 정보는 합법적이지 못한 그룹에게 쉽게 노출될 수 있다. 숨기는 방법의 단순성과 예측 가능성이 존재하는 LSB의 한계를 개선하기 위해 의사난수생성기와 재귀 함수에 기반하여 은닉하려는 메시지의 보안성을 향상시키는 기법을 제안한다. 보안성과 혼돈성을 강화하기 위해, 선택된 채널의 상위 비트에서 임의 비트를 선택한 결과와 RS-box에 의해 변형된 정보를 XOR 연산하였다. 제안된 방법의 성능을 확인하기 위해 PSNR과 SSIM을 이용하였다. 기준값에 비해 제안한 방법의 SSIM과 PSNR은 각각 0.9999, 51.366으로 정보를 숨기는데 적절함을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.43-50
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• 2007

In a high-speed flash style or a pipelining style analog-to-digital converter (A/D converter), the DC reference fluctuation caused by external noises becomes serious, as the sampling frequency is increased. To reduce the fluctuations in conventional A/D converters, capacitors have been simply used, but the layout area was large. Instead of capacitors, a low-noise and small-size DC reference circuit based on transmission gate (TG) is proposed in this paper. In order to verify the proposed technique, we designed and manufactured a 6-bit 2GSPS CMOS A/D converter. The A/D converter is designed with a 0.18um 1-poly 6-metal n-well CMOS technology, and it consumes 145mW at 1.8V power supply. It occupies the chip area of 977um by 1040um. The measured result shows that SNDR is 36.25 dB and INL/DNL is within 0.5LSB, even though the DC reference fluctuation is serious.

• Journal of Information Display
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• 제3권3호
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• pp.35-43
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• 2002

Silicon-based 0.69-inch AMOEL microdisplay with integrated driver and timing controller circuits for microdisplay applications has been developed using 0.35 ${\mu}m$ l-poly 4-metal standard CMOS process with 5 V CMOS devices and CMP (Chemical Mechanical Polishing) technology. To reduce the large data programming time consumed in a conventional current programming pixel circuit technique and to achieve uniform display, de-amplifying current mirror pixel circuit and the current-mode data driver circuit with threshold roltage compensation are proposed. The proposed current-mode data driver circuit is inherently immune to the ground-bouncing effect. The Monte-Carlo simulation results show that the proposed current-mode data driver circuit has channel-to-channel non-uniformity of less than ${\pm}$0.6 LSB under ${\pm}$70 mV threshold voltage variaions for both NMOS and PMOS transistors, which gives very good display uniformity.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.395-404
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• 2016

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.