• International Journal of Internet, Broadcasting and Communication
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• 제13권3호
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• pp.50-55
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• 2021

In this paper, we proposed a technique for hiding the double-encrypted confidential data in the image using the pixel value of the image and the spatial encryption technique. The proposed technique inserts encrypted confidential data into the LSB of an image pixel in order to maintain high image quality. The stego-image generated by hiding the encrypted confidential data has very good quality and is visually indistinguishable from the original cover image, so that it is impossible to recognize whether the confidential data is hidden in the stego-image. It is possible to extract the original confidential data from the stego-image without loss. By conducting an experiment on the proposed technique, it was confirmed that the proposed technique is an effective technique for the practical application of data hiding. The proposed technique can be used in applications such as military and intellectual property protection that require high security.

• 전자공학회논문지SC
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• 제39권4호
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• pp.16-24
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• 2002

본 논문에서는 높은 해상도와 고속 신호 샘플링을 위해 병합 캐패시터 스위칭(merged-capacitor switching：MCS) 기법을 적용한 10b 120 MSample/s CMOS 파이프라인 A/D 변환기(analog-to- digital converter：ADC) 회로를 제안한다. 제안하는 ADC의 전체 구조는 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조를 사용하였고, MDAC(multiplying digital-to- analog converter)의 캐패시터 수를 50 %로 줄임으로써 해상도와 동작 속도를 동시에 크게 향상시킬 수 있는 MCS 기법을 적용하였다. 제안하는 ADC는 0.25 um double-poly five-metal n-well CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 ${\pm}$0.40 LSB, ${\pm}$0.48 LSB 수준을 보여준다. 100 MHz와 120 MHz 샘플링 주파수에서 각각 58 dB와 53 dB의 SNDR(signal-to-noise-and-distortion ratio)을 얻을 수 있었고, 100 MHz 샘플링 주파수에서 입력 주파수가 나이퀴스트(Nyquist) 입력인 50 MHz까지 증가하는 동안 54 dB 이상의 SNDR과 68 dB 이상의 SFDR(spurious-free dynamic range)을 유지하였다. 입출력단의 패드를 제외한 칩 면적은 3.6 $mm^2$(＝ 1.8 mm ${\times}$ 2.0 mm)이며, 최대 동작 주파수인 120 MHz 클럭에서 측정된 전력 소모는 208 mW이다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.1-11
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• 2008

본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째 단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2dB 및 79.5dB를 보여준다. 시제품 ADC의 칩 면적은 $4.2mm^2$이며 전력 소모는 2.5V 전원 전압에서 225mW이다.

• 전자공학회논문지
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• 제54권6호
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• pp.30-39
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• 2017

본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작 모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력 코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 $0.18-{\mu}m$ CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.269-274
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• 2021

비밀 통신에서 스테가노그래피는 제3자에게 인지되지 않으면서 비밀 메시지를 송수신한다. 공간 영역 방법에서 비트화 된 정보가 이미지의 분해된 화소 값의 가상 비트 평면에 삽입된다. 즉 비트화 된 비밀 메시지는 커버 매체인 이미지의 최하위 비트(LSB)에 순차적으로 삽입된다. 표준 LSB는 간단하게 적용할 수 있지만 제3자에 의해 쉽게 탐지될 수 있는 단점이 있다. 보안성을 높이기 위해 상위 비트 평면을 이용할 경우 이미지 품질이 떨어질 수 있다. 이 논문에서 lo번째 비트 평면과 수정된 화소 강도 값 분해에 기반한 이미지 스테가노그래피에 한글 비밀 메시지를 은닉하는 방법을 제시한다. 이때 은닉하려는 한글 메시지를 초성, 중성, 종성으로 분해한 후 혼합과정을 적용하여 기밀성과 견고성을 높인다. 제안된 방법의 효율성을 확인하기 위해 PSNR을 이용하였다. 제시된 기법은 상위 비트 평면에 비밀 메시지를 삽입할 경우 BCD와 Fibonacci를 적용한 방법보다 이미지 품질에서 적은 영향을 받는다는 것을 확인하였다. 기준값과 비교했을 때 제안한 방법의 PSNR 값이 적절한 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.

• ETRI Journal
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• 제31권2호
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• pp.234-236
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• 2009

We present a novel operational amplifier preset technique for a switched-capacitor circuit to reduce the acquisition time by improving the slewing. The acquisition time of a variable gain amplifier (VGA) using the proposed technique is reduced by 30% compared with a conventional one; therefore, the power consumption of the VGA is decreased. For additional power reduction, a programmable capacitor array scheme is used in the VGA. In the 0.13 ${\mu}m$ CMOS process, the VGA, which consists of three-stages, occupies 0.33 $mm^2$ and dissipates 19.2 mW at 60 MHz with a supply voltage of 1.2 V. The gain range is 36.03 dB, which is controlled by a 10-bit control word with a gain error of ${\pm}0.68$ LSB.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제17권1호
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• pp.120-144
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• 2023

With the expansion of digital communication networks, a considerable number of randomization techniques have been invented and implemented to enhance the different data transmission algorithms' levels of security. Steganography is among the data transmissions techniques used to hide secret data. Nowadays, several randomization techniques have been used in steganography to elevate the security of transmitted data. Unfortunately, the majority of these techniques lack some simplicity, efficiency, and flexibility, in addition to other limitations. This research presents a new randomization technique called Rand-Stego. Rand-Stego could be applied/practiced over any steganography technique. It provides simplicity and efficiency and elevates the security level. Examples of implementing the proposed technique on some steganography algorithms will be explored. The proposed and current techniques will be compared. The obtained results show Rand-Stego's superiority in terms of efficiency and flexibility when compared to the current techniques.

• 한국정보전자통신기술학회논문지
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• 제15권3호
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• pp.211-216
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• 2022

스테가노그래피 기술은 커버 매체의 특정 위치에 비밀 메시지를 대체시켜 숨겨진 정보의 존재를 추적할 수 없도록 보호 조치를 한다. 암호화와 스테가노그래피를 기반으로 다양한 복합적인 방법을 적용하여 보안성과 저항성을 강화한다. 특히 보안성을 향상시키기 위해 혼돈과 무작위성을 높이는 기법이 필요하다. 실제로 이산코사인변환(DCT)과 최하위 비트(LSB) 기반에서 셔플링 방식이 적용된 경우는 연구가 진행되어야 할 영역이다. 메시지 숨김의 복잡성을 추가할 수 있는 비트 정보 셔플링 방식을 통합하고, 공간 영역 기법을 스테가노그래피에 적용하여 한글 메시지의 비트 정보를 은닉하는 새로운 접근 방법을 제시한다. 메시지를 추출할 때 역셔플링을 적용한다. 이 논문에서, 삽입하려는 한글 메시지를 초성, 중성, 종성으로 분리한다. 대응된 정보에 기반한 선택적 셔플링 과정을 적용하여 보안성과 혼돈성을 향상시킨다. 제안된 방법의 성능을 확인하기 위해 상관계수와 PSNR을 이용하였다. 기준값과 비교했을 때 제안한 방법의 PSNR 값이 타당하다는 것을 확인하였다.