• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.722-725
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• 2010

본 논문에서는 IEEE 802.16e layered LDPC(Low Density Parity Check) 복호기의 layer별 에러 수렴속도 및 비트오율 성능 분석을 통해 최적 설계사양을 도출하였다. Matlab으로 모델링된 layered LDPC 복호기를 QPSK 변조와 백색 가우시안 잡음 채널 하에 시뮬레이션 하였다. 표준에 제시된 블록길이 중 576, 1440, 2304에 대해 부호화율이 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6인 PCM(Parity Check Matrix)을 사용한 시뮬레이션 결과를 바탕으로 블록길이와 부호율이 복호기의 성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상일 때 안정된 복호성능을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.229-232
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• 2012

본 논문에서는 Improved Normalized Min-Sum(INMS) 복호 알고리듬을 적용한 LDPC 복호기의 복호성능 및 복호 수렴속도를 고정소수점 Matlab 모델링과 시뮬레이션을 통해 분석한 후, Verilog-HDL로 하드웨어를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)을 지원한다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(Decoding Function Unit)를 적용하여 면적을 최소화하였다. 기존의 DFU에 적용된 min-sum 복호 알고리듬 보다 복호성능이 좋은 INMS 복호 알고리듬을 적용함으로써 LLR 비트 수를 1-비트 감소시켜 하드웨어를 최적화시켰다.

• 한국통신학회논문지
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• 제35권2B호
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• pp.325-333
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• 2010

Wibro를 포함한 많은 시스템에서 순환 치환 행렬(circulant)로 구성된 준 순환 LDPC(low-density parity-check) 부호를 사용하고 있다. 하지만 준 순환 부호의 기저 행렬 크기의 제약으로 인해 계층 복호(layered decoding)가 가능하고 일정 값 이상의 거스(girth)를 만족하면서 동시에 최적의 차수 분포를 갖도록 하는 것은 매우 힘들다. 본 논문에서는 이러한 문제점을 극복하기 위해 중첩 행렬(superposition matrix) 구조를 가지는 준 순환 LDPC 부호를 제안한다. 중첩 행렬을 이용할 경우에 특화된 거스 점검 조건들을 유도하고, 기존 행렬 구조와 중첩 행렬 구조 두 가지 모두에 대해 계층 복호를 수행할 수 있는 새로운 LDPC 복호기 구조를 제안한다. 모의실험을 통하여 중첩 행렬 구조를 가지는 LDPC 부호는 복호 시 수렴 속도가 개선되고 오류 정정율이 향상됨을 보인다.

• Journal of Electrical Engineering and Technology
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• 제12권3호
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• pp.1262-1270
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• 2017

Among various decoding algorithms of low-density parity-check (LDPC) codes, the min-sum (MS) algorithm and its modified algorithms are widely adopted because of their computational simplicity compared to the sum-product (SP) algorithm with slight loss of decoding performance. In the MS algorithm, the magnitude of the output message from a check node (CN) processing unit is decided by either the smallest or the next smallest input message which are denoted as min1 and min2, respectively. It has been shown that multiplying a scaling factor to the output of CN message will improve the decoding performance. Further, Zhong et al. have shown that multiplying different scaling factors (called a 2-dimensional scaling) to min1 and min2 much increases the performance of the LDPC decoder. In this paper, the simplified 2-dimensional scaled (S2DS) MS algorithm is proposed. In the proposed algorithm, we figure out a pair of the most efficient scaling factors which multiplications can be replaced with combinations of addition and shift operations. Furthermore, one scaling operation is approximated by the difference between min1 and min2. The simulation results show that S2DS achieves the error correcting performance which is close to or outperforms the SP algorithm regardless of coding rates, and its computational complexity is the lowest comparing to modified versions of MS algorithms.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.876-884
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• 2014

본 논문에서는 개선된 정규화 최소합(improved normalized min-sum) 복호 알고리듬을 적용한 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원한다. INMS 복호 알고리듬과 SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(decoding function unit)을 구현하여 하드웨어 복잡도와 복호 성능을 최적화시켰다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 100 MHz 동작 주파수로 합성한 결과, 284,409 게이트와 62,976 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 1.8V 전원전압에서 100 MHz로 동작 가능할 것으로 평가되며, 부호율과 블록길이에 따라 약 82~218 Mbps의 성능을 가질 것으로 예상된다.

• 방송공학회논문지
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• 제15권5호
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• pp.665-671
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• 2010

본 논문에서는 DVB-T2 (digital video broadcasting for terrestrial - 2nd generation) 시스템을 위한 터보 등화기를 제안 하고 그 성능을 분석하였다. 터보 등화기는 MAP (maximum a posteriori) 검파기와 LDPC (low density parity check) 복호기로 구성 되었다. LS(least square) 채널 추정 기반 SISO (soft-input-soft-output) MAP 등화기는 LDPC 복호기에 외래 확률 값을 준다. 터보 등화기의 성능을 반복 횟수에 따라 컴퓨터 실험을 통하여 분석하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제40권6호
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• pp.535-541
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• 2016

본 논문은 인접 심볼 간의 간섭이 발생하지 않는 최대 데이터 전송률인 Nyquist 속도 보다 빠르게 데이터를 전송하여 전송량을 증가시키는 FTN(Faster Than Nyquist) 기법을 위성 및 수중 통신의 융합 시스템에 적용하여 효율적인 송수신 모델을 제안한다. FTN 신호 전송 시 발생하는 ISI(Inter-Symbol Interference)를 최소화하기 위해 위성통신에서는 BCJR 기법을 이용한 비터비 등화기와 LDPC 복호기간의 반복으로 이루어진 터보 등화 기법을 이용하여 복호하며, 수중통신에서는 DFE 등화기와 LDPC 복호기와 연접한 터보등화 기법을 적용하여 각 노드에서의 성능 향상을 확인할 수 있었다.

• 인터넷정보학회논문지
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• 제12권3호
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• pp.111-117
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• 2011

본 논문은 차세대 유럽형 디지털 지상파 시스템으로 알려진 DVB-T2 시스템의 MISO(Multi Input Single Output)전송 모드에서의 BER (Bits Error Rate) 성능을 시뮬레이션을 통해 분석하였다. ETSI EN 302 755 표준에 따라 제작된 Full 시뮬레이터를 통해 실험을 수행하였으며, 수신기는 demapper가 LDPC 채널 디코더로부터 전달되는 a priori 정보를 이용하여 LLR(Log Likelihood Ratio) 값을 계산하는 IDD(Iterative Demapping and Decoder) 기술을 사용하였다. 시뮬레이션을 통해 16QAM, R=1/2(short 프페임)에서 IDD를 적용할 경우, BER=$10^{-4}$에서 2dB의 이득이 있음을 확인할 수 있었다. 또한 안테나 사이의 주파수 오프셋 영향으로 성능 열화가 발생함을 확인할 수 있었다.

• 한국통신학회논문지
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• 제38C권3호
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• pp.311-317
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• 2013

본 논문에서는 멀티미디어 기반의 해상통신을 위한 DVB-S2 기반 고속 LDPC 복호를 위한 알고리즘을 제안하였다. 체크 노드 연산중에 비트 노드 연산을 수행하여 기존의 LDPC 복호 알고리즘에 비해 반복횟수를 줄일 수 있는 horizontal shuffle scheduling 알고리즘을 기반으로 하여 복호 속도를 보다 고속화 할 수 있는 알고리즘을 제안하였다. 기존의 체크 노드 연산은 하나의 메모리에서 값을 가져오기 때문에 체크 노드 연산과정에서 많은 지연이 발생하는데 이를 dc개의 병렬구조로 설계함으로써 체크 노드 연산과정의 지연을 줄일 수 있고 따라서 고속 복호가 가능하다. 이를 시뮬레이션 한 결과, 최대 반복 30회를 수행하였을 때 HSS 알고리즘은 326 Mbit/s, 제안한 알고리즘은 2.29 Gbit/s로 약 7배 이상의 복호 throughput을 얻을 수 있었다.